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參數(shù)資料
| 型號(hào)： | MB8116165B-50 |
| 廠(chǎng)商： | Fujitsu Limited |
| 英文描述： | 1 M ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 1 M ×16位超級(jí)頁(yè)面存取模式動(dòng)態(tài)RAM) |
| 中文描述： | 1米× 16位的超頁(yè)模式動(dòng)態(tài)RAM的CMOS（1米× 16位超級(jí)頁(yè)面存取模式動(dòng)態(tài)內(nèi)存） |
| 文件頁(yè)數(shù)： | 21/29頁(yè) |
| 文件大?。?/td> | 575K |
| 代理商： | MB8116165B-50 |
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21
MB8116165B-50/-60
VALID
DATA IN
VALID
DATA IN
COL
ADD
COL
ADD
ROW
ADD
HIGH-Z
LCAS
or
UCAS
DESCRIPTION
The hyper page mode delayed write cycle is executed in the same manner as the hyper page mode early write cycle except for the
states of WE and OE. Input data on the DQ pins are latched on the falling edge of WE and written into memory. In the hyper page
mode delayed write cycle, OE must be changed from Low to High before WE goes Low (t
OED
+ t
T
+ t
DS
).
Fig. 13 – HYPER PAGE MODE DELAYED WRITE CYCLE
Invalid Data
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H”
→
“L” or “L”
→
“H” transition (Address and DQ)
A
0
to A
11
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
WE
V
IH
V
IL
DQ
(Output)
V
OH
V
OL
DQ
(Input)
V
IH
V
IL
OE
V
IH
V
IL
t
RP
t
CP
t
RASP
t
HPC
t
CSH
t
RCD
t
RAH
t
AR
t
ASC
t
CAH
t
CAH
t
ASC
t
CWL
t
CRP
t
ASR
t
CAS
t
RSH
t
CAS
t
RCS
t
WCH
t
WP
t
CWL
t
WCH
t
WP
t
RWL
t
DS
t
DH
t
DH
t
DS
t
DZC
t
OEH
t
OED
t
ON
t
ON
t
ON
t
OED
t
OEH
t
OEZ
t
OEZ
t
ON
t
DZO
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PDF描述 |
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參數(shù)描述 |
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