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參數(shù)資料
| 型號(hào)： | MB90560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 426/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90560 |
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402
CHAPTER 14 DTP/EXTERNAL INTERRUPT CIRCUIT
MB90560 series
14.1 Overview of the DTP/External Interrupt Circuit
The data transfer peripheral, DTP/external interrupt circuit is located between external
peripherals and the F
2
MC-16LX CPU. It receives interrupt requests and data transfer
requests from peripherals and passes them to the CPU to generate external interrupt
requests or activate the extended intelligent I/O service (EI
2
OS).
I
DTP/external interrupt functions
The DTP/external interrupt circuit is activated by the signal supplied to a DTP/external interrupt
pin. The CPU accepts the signal using the same procedure it uses for normal hardware
interrupts and generates external interrupts or activates the extended intelligent I/O service
(EI
2
OS).
If the extended intelligent I/O service (EI
2
OS) is disabled when an interrupt request is accepted
by the CPU, the circuit executes its external interrupt function and branches to an interrupt
routine. If EI
2
OS is enabled, the circuit executes its DTP function, which performs automatic data
transfer using EI
2
OS and branches to an interrupt processing routine after the data transfer has
been performed a specified number of times.
Table 14.1-1 provides an overview of the DTP/external interrupt circuit.
Table 14.1-1 Overview of the DTP/external interrupt circuit
ICR: Interrupt control register
External interrupt function
DTP function
Input pins
Eight(P10/INT0 to P16/INT6 and P63/INT7)
Interrupt cause
By using the request level setting register (ELVR), the level or edge to be
detected can be selected for each pin.
Input of “H” level or “L” level or ris-
ing edge or falling edge
Input of H level or L level
Interrupt number
#25 (19
H
) to #28 (1C
H
)
Interrupt control
The output of interrupt requests is enabled and disabled using the DTP/
interrupt enable register (ENIR).
Interrupt flag
Interrupt causes are stored in the DTP/interrupt cause register (EIRR).
Processing selection
EI
2
OS is disabled (ICR: ISE = 0).
EI
2
OS is enabled (ICR: ISE = 1).
Processing
The circuit branches to an external
interrupt processing routine.
The circuit performs automatic data
transfer using EI
2
OS for a specified
number of times and then branches
to an interrupt routine.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90F568PF | 16-bit Proprietary Microcontrollers |
| MB90F568PFM | 16-bit Proprietary Microcontrollers |
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| MB90F562P | 16-bit Proprietary Microcontrollers |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB90560_08 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:16-bit Proprietary Microcontrollers |
| MB90561 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:16-bit Proprietary Microcontrollers |
| MB90561A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:16-bit Proprietary Microcontrollers |
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| MB90561APF | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:16-bit Proprietary Microcontrollers |
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