參數(shù)資料
型號(hào)： MB91F775RSPMC-ESE1
廠商： FUJITSU LTD
元件分類： 微控制器/微處理器
英文描述： RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 7/120頁(yè)
文件大?。?/td> 4532K
代理商： MB91F775RSPMC-ESE1
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MB91770 Series
104
DS07-16913-1E
(13) External bus I/F (synchronous mode) timing
(TA : Recommended operating conditions, VCC
= AVCC = 5.0 V±10%,VSS = AVSS = 0.0 V)
(VCC
= 4.5 V to 5.5 V, VSS = AVSS = 0 V f = 16MHz) (external load capacitance 50 pF)
* :
If the bus is expanded by automatic wait insertion or RDY input, add time (tCYC
× the number of expanded cycles)
to the rated value.
Parameter
Sym-
bol
Pin name
Value
Unit
Remarks
Min
Max
Cycle time
tCYC
SYSCLK
31.25
ns
ASX delay time
tCHASL
tCHASH
SYSCLK
ASX
0.5
18
ns
CS0X to CS3X
delay time
tCHCSL
tCHCSH
SYSCLK
CS0X to
CS3X
0.5
18
ns
A00 to A21
delay time
tCHAV
tCHAX
SYSCLK
A00 to A21
0.5
18
ns
RDX delay time
tCHRL
tCHRH
SYSCLK
RDX
0.5
18
ns
RDX minimum pulse
tRLRH
RDX
tCYC
× 2 20
ns
RWT=1, set RWT to 1 or more.*
Data setup
→ RDX ↑ time
tDSRH
RDX
D16 to D31
18
+ tCYC
ns
RDX
↑→
data hold
tRHDH
0
ns
WRnX delay time
tCHWL
tCHWH
SYSCLK
WR0X,
WR1X
0.5
18
ns
WRnX minimum pulse
width
tWLWH
WR0X,
WR1X
tCYC
10
ns
WWT
= 0*
SYSCLK
↑ →
data output time
tCHDV
SYSCLK
D16 to D31
0.5
18
ns
SYSCLK
↑ →
data hold time
tCHDX
18
ns
Set WRCS to 1 or more.
SYSCLK
↑ →
address output time
tCHMAV
SYSCLK
D16 to D31
0.5
18
ns
SYSCLK
↑ →
address hold time
tCHMAX
18
ns
In multiplex mode, set as follows:
Set CSWR and CSRD to 2 or
more.
ASCY must satisfy the following
conditions because of setting
ADCY > ASCY and
protocol violation prevention.
ADCY
+ 1 ≤ ACS + CSRD
ADCY
+ 1 ≤ ACS + CSWR
ASCY
+ 1 ≤ ACS + CSRD
ASCY
+ 1 ≤ ACS + CSWR
Refer to Hardware Manual for details.
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PDF描述
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