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參數(shù)資料
| 型號： | MB95F202KPF-G-SNE2 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 44/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 4KB FLASH F2MC-8FX 20SOP |
| 特色產(chǎn)品： | Low Pin Count MCUs |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | F²MC MB95200H |
| 核心處理器： | F²MC-8FX |
| 芯體尺寸： | 8-位 |
| 速度： | 16MHz |
| 連通性： | LIN，LPC，SIO，UART/USART |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 17 |
| 程序存儲器容量： | 4KB（4K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 240 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 6x8/10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 722 (CN2011-ZH PDF) |
| 其它名稱： | 865-1053 |
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MB95200H/210H Series
DS07-12623-3E
49
Sampling is executed at the falling edge of the sampling clock*1, and serial clock delay is enabled*2.
(ESCR register : SCES bit = 1, ECCR register : SCDE bit = 1)
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = -40°C to +85°C)
*1:There is a function used to choose whether the sampling of reception data is performed at a rising edge or a
falling edge of the serial clock.
*2: The serial clock delay function is a function that delays the output signal of the serial clock for half clock.
*3: See “ (2) Source Clock/Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock opera-
tion output pin:
CL = 80 pF
+1 TTL
5 tMCLK*3
—ns
SCK
↓→ SOT delay time
tSLOVI
SCK, SOT
-95
+95
ns
Valid SIN
→ SCK ↑
tIVSHI
SCK, SIN
tMCLK*3
+190
—
ns
SCK
↑→ valid SIN hold time
tSHIXI
SCK, SIN
0
—
ns
SOT
→ SCK ↑ delay time
tSOVHI
SCK, SOT
—
4 tMCLK*3
ns
0.8 V
2.4 V
tSLOVI
tSOVHI
tIVSHI
tSHIXI
2.4 V
0.8 V
2.4 V
0.8 V
SCK
SOT
SIN
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSCYC
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