參數(shù)資料
型號(hào)： MB95F204KPF-G-SNE2
廠商： FUJITSU LTD
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 16.25 MHz, MICROCONTROLLER, PDSO20
封裝： 12.70 X 7.50 MM, 2.65 MM HEIGHT, 1.27 MM PITCH, PLASTIC, SOP-20
文件頁數(shù)： 46/72頁
文件大?。?/td> 3684K
代理商： MB95F204KPF-G-SNE2
MB95200H/210H Series
50
DS07-12623-5E
Sampling is executed at the rising edge of the sampling clock*1, and serial clock delay is enabled*2.
(ESCR register : SCES bit = 0, ECCR register : SCDE bit = 1)
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = -40°C to +85°C)
*1: There is a function used to choose whether the sampling of reception data is performed at a rising edge or a
falling edge of the serial clock.
*2: The serial clock delay function is a function that delays the output signal of the serial clock for half clock.
*3: See “(2) Source Clock/Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin:
CL = 80 pF
+1 TTL
5 tMCLK*3
—ns
SCK
↑→ SOT delay time
tSHOVI
SCK, SOT
-95
+95
ns
Valid SIN
→ SCK ↓
tIVSLI
SCK, SIN
tMCLK*3
+190
—
ns
SCK
↓→ valid SIN hold time
tSLIXI
SCK, SIN
0
—
ns
SOT
→ SCK ↓ delay time
tSOVLI
SCK, SOT
—
4 tMCLK*3
ns
2.4 V
0.8 V
tSHOVI
tSOVLI
tIVSLI
tSLIXI
2.4 V
0.8 V
2.4 V
0.8 V
SCK
SOT
SIN
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSCYC
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PDF描述
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參數(shù)描述
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