參數(shù)資料
型號： MB95F214HPH-G-SNE2
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PDIP8
封裝： 2.54 MM PITCH, PLASTIC, DIP-8
文件頁數(shù)： 39/72頁
文件大?。?/td> 3340K
代理商： MB95F214HPH-G-SNE2
MB95200H/210H Series
44
DS07-12623-3E
(6) LIN-UART Timing (Available in MB95F204H/F203H/F202H/F204K/F203K/F202K only)
Sampling is executed at the rising edge of the sampling clock*1, and serial clock delay is disabled*2.
(ESCR register : SCES bit = 0, ECCR register : SCDE bit = 0)
(VCC = 5.0 V
±10%, AVSS = VSS = 0.0 V, TA = -40°C to +85°C)
*1: There is a function used to choose whether the sampling of reception data is performed at a rising edge or a
falling edge of the serial clock.
*2: The serial clock delay function is a function used to delay the output signal of the serial clock for half the clock.
*3: See “(2) Source Clock/Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin:
CL = 80 pF
+1 TTL
5 tMCLK*3
—ns
SCK
↓→ SOT delay time
tSLOVI
SCK, SOT
-95
+95
ns
Valid SIN
→ SCK ↑
tIVSHI
SCK, SIN
tMCLK*3
+190
—
ns
SCK
↑→ valid SIN hold time
tSHIXI
SCK, SIN
0
—
ns
Serial clock “L” pulse width
tSLSH
SCK
External clock
operation output pin:
CL = 80 pF
+1 TTL
3 tMCLK*3
tR
—ns
Serial clock “H” pulse width
tSHSL
SCK
tMCLK*3
+95
—
ns
SCK
↓→ SOT delay time
tSLOVE
SCK, SOT
—
2 tMCLK*3
+95
ns
Valid SIN
→ SCK ↑
tIVSHE
SCK, SIN
190
—
ns
SCK
↑→ valid SIN hold time
tSHIXE
SCK, SIN
tMCLK*3
+95
—
ns
SCK fall time
tF
SCK
—
10
ns
SCK rise time
tR
SCK
—
10
ns
相關PDF資料
PDF描述
MB95F202HP-G-SH-SNE2 MICROCONTROLLER, PDIP24
MB95F214KPF-G-SNE2 8-BIT, FLASH, MICROCONTROLLER, PDSO8
MB95F204HPF-G-SNE2 MICROCONTROLLER, PDSO20
MB95F214HPF-G-SNE2 MICROCONTROLLER, PDSO8
MB95F202HPF-G-SNE2 MICROCONTROLLER, PDSO20
相關代理商/技術參數(shù)
參數(shù)描述
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