參數(shù)資料
型號： MB95F283HWQN-G-SNE1
廠商： FUJITSU LTD
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, MICROCONTROLLER, PQCC32
封裝： 5 X 5 MM, 0.80 MM HEIGHT, 0.50 MM PITCH, PLASTIC, QFN-32
文件頁數(shù)： 62/92頁
文件大?。?/td> 3535K
代理商： MB95F283HWQN-G-SNE1
MB95260H/270H/280H Series
DS07–12627–5E
65
Sampling is executed at the falling edge of the sampling clock*1, and serial clock delay is enabled*2.
(ESCR register: SCES bit = 1, ECCR register: SCDE bit = 1)
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = -40°C to + 85°C)
*1:There is a function used to choose whether the sampling of reception data is performed at a rising edge or
a falling edge of the serial clock.
*2: The serial clock delay function is a function that delays the output signal of the serial clock for half clock.
*3: See “(2) Source Clock / Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operating output pin:
CL
= 80 pF + 1 TTL
5 tMCLK*3
—ns
SCK
↓→ SOT delay time
tSLOVI
SCK, SOT
95
+ 95
ns
Valid SIN
→ SCK ↑
tIVSHI
SCK, SIN
tMCLK*3
+ 190
—
ns
SCK
↑→ valid SIN hold time
tSHIXI
SCK, SIN
0
—
ns
SOT
→ SCK ↑ delay time
tSOVHI
SCK, SOT
—
4 tMCLK*3
ns
0.8 V
2.4 V
tSLOVI
tSOVHI
tIVSHI
tSHIXI
2.4 V
0.8 V
2.4 V
0.8 V
SCK
SOT
SIN
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSCYC
相關PDF資料
PDF描述
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參數(shù)描述
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