參數(shù)資料
型號(hào): MB95F353EPF-G-SNE2
廠商: FUJITSU LTD
元件分類: 微控制器/微處理器
英文描述: MICROCONTROLLER, PDSO24
封裝: 7.50 X 15.34 MM, 2.80 MM HEIGHT, 1.27 MM PITCH, PLASTIC, SOP-24
文件頁(yè)數(shù): 42/60頁(yè)
文件大?。?/td> 3076K
代理商: MB95F353EPF-G-SNE2
MB95350L Series
DS07–12631–2E
47
(VCC = 3.0 V to 3.6 V, VSS = 0.0 V, TA =
40°C to +85°C)
(Continued)
Parameter
Sym-
bol
Pin
name
Condition
Value*2
Unit
Remarks
Min
Max
SCL clock “L”
width
tLOW
SCL0,
SCL1
R = 1.7 k
Ω,
C = 50 pF*1
(2
+ nm/2)tMCLK 20
ns
Master mode
SCL clock “H”
width
tHIGH
SCL0,
SCL1
(nm/2)tMCLK
20
(nm/2)tMCLK
+ 20
ns
Master mode
START
condition hold
time
tHD;STA
SCL0,
SCL1,
SDA0,
SDA1
(
1 + nm/2)tMCLK 20 (1 + nm)tMCLK + 20
ns
Master mode
Maximum value
is applied when
m, n = 1, 8.
Otherwise, the
minimum value
is applied.
STOP
condition
setup time
tSU;STO
SCL0,
SCL1,
SDA0,
SDA1
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
START
condition
setup time
tSU;STA
SCL0,
SCL1,
SDA0,
SDA1
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
Bus free time
between
STOP
condition and
START
condition
tBUF
SCL0,
SCL1,
SDA0,
SDA1
(2 nm
+ 4)tMCLK 20
—ns
Data hold
time
tHD;DAT
SCL0,
SCL1,
SDA0,
SDA1
3 tMCLK
20
ns
Master mode
Data setup
time
tSU;DAT
SCL0,
SCL1,
SDA0,
SDA1
(
2 + nm/2)tMCLK 20 (1 + nm/2)tMCLK + 20 ns
Master mode
When assuming
that “L” of SCL is
not extended,
the minimum
value is applied
to first bit of
continuous data.
Otherwise, the
maximum value
is applied.
Setup time
between
clearing inter-
rupt and SCL
rising
tSU;INT
SCL0,
SCL1,
SDA0,
SDA1
(nm/2)tMCLK
20
(1
+ nm/2)tMCLK + 20
ns
Minimum value
is applied to
interrupt at 9th
SCL
↓. Maximum
value is applied
to the interrupt at
the 8th SCL
↓.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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