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參數(shù)資料
| 型號(hào)： | MC100ES6210ACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 7/10頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER 1:5 3GHZ 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | 100ES |
| 類型： | 扇出緩沖器（分配） |
| 電路數(shù)： | 2 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | ECL，PECL |
| 輸出： | ECL，PECL |
| 頻率 - 最大： | 3GHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 110°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MPC100ES6210 Data Sheet
LOW VOLTAGE 2.5V/3.3V DIFFERENTIAL ECL/PECL/HSTL FANOUT BUFFER
MPC100ES6210 REVISION 6 FEBRUARY 6, 2013
6
2013 Integrated Device Technology, Inc.
Figure 4. MC100ES6210 AC Test Reference
Table 6. AC Characteristics (ECL: VEE = –3.3V 5% or VEE = –2.5V 5%, VCC = GND) or
(PECL: VCC = 3.3V 5% or VCC = 2.5V 5%, VEE = GND, TJ = 0C to +110C)(1) (2)
1. AC characteristics are design targets and pending characterization.
2. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
Clock Input Pair CLKA, CLKA, CLKB, CLKB (PECL or ECL differential signals)
VPP
Differential Input Voltage(3) (peak-to-peak)
3. VPP (AC) is the minimum differential ECL/PECL input voltage swing required to maintain AC characteristics including tPD and
device-to-device skew.
0.3
1.3
V
VCMR
Differential Input Crosspoint Voltage(4)
PECL
ECL
4. VCMR (AC) is the crosspoint of the differential ECL/PECL input signal. Normal AC operation is obtained when the crosspoint is within the
VCMR (AC) range and the input swing lies within the VPP (AC) specification. Violation of VCMR (AC) or VPP (AC) impacts the device
propagation delay, device and part-to-part skew.
1.2
VEE 1.2
VCC – 0.3
–0.3V
V
ECL Clock Outputs (Qx0–4, Qx0–4)
fCLK
Input Frequency
0
3000
MHz Differential
tPD
Propagation Delay
CLKA to QAx or CLKB to QBx
175
260
350
ps
Differential
VO(P-P)
Differential Output Voltage (peak-to-peak)
fO < 1.1GHz
fO < 2.5GHz
fO < 3.0GHz
0.45
0.35
0.20
0.70
0.55
0.35
V
tsk(O)
Output-to-Output Skew (per bank)
13
30
ps
Differential
tsk(PP)
Output-to-Output Skew (part-to-part)
175
ps
Differential
tJIT(CC)
Output Cycle-to-Cycle Jitter
1
ps
tjit
Buffer Additive Phase Jitter, RMS
3.3V±5%
2.5V±5%
0.45
0.96
ps
tSK(P)
DCQ
Output Pulse Skew(5)
Output Duty Cycle
fREF < 0.1GHz
fREF < 1.0GHz
5. Output pulse skew is the absolute difference of the propagation delay times: | tPLH – tPHL |.
49.5
45.0
50
50.5
55.0
ps
%
DCREF = 50%
tr, tf
Output Rise/Fall Time
30
250
ps
20% to 80%
Differential Pulse
Generator
Z = 50
RT = 50
ZO = 50
DUT
MC100ES6210
VTT
RT = 50
ZO = 50
VTT
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