參數(shù)資料
型號(hào)： MC100LVEL33DTR2G
廠商： ON SEMICONDUCTOR
元件分類： 諧振器
英文描述： 3.3V ECL ±4 Divider
中文描述： 100LVEL SERIES, PRESCALER, PDSO8
封裝： LEAD FREE, PLASTIC, TSSOP-8
文件頁(yè)數(shù)： 4/8頁(yè)
文件大?。?/td> 140K
代理商： MC100LVEL33DTR2G
MC100LVEL33
http://onsemi.com
4
Table 5. AC CHARACTERISTICS
V
CC
= 3.3 V; V
EE
= 0.0 V or V
CC
= 0.0 V; V
EE
=
3.3 V (Note 7)
40
°
C
25
°
C
85
°
C
Symbol
Characteristic
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Unit
f
max
Maximum Toggle Frequency
3.4
3.8
4.0
3.8
GHz
t
PLH
t
PHL
Propagation Delay
CLK to Q (Diff)
CLK to Q (SE)
Reset to Q
530
530
500
630
655
730
780
700
570
570
520
670
695
770
820
720
650
650
580
750
775
850
900
780
ps
t
RR
Reset Recovery
300
300
300
ps
t
skew
Duty Cycle Skew (Note 8)
20
20
20
ps
t
JITTER
Cycle
to
Cycle Jitter
0.5
<1.0
0.5
<1.0
0.5
<1.0
ps
V
PP
Input Voltage Swing
(Differential Configuration)
150
1000
150
1000
150
1000
mV
t
r
t
f
Output Rise/Fall Times Q
(20%
80%)
120
320
120
320
120
320
ps
NOTE: Device will meet the specifications after thermal equilibrium has been established when mounted in a test socket or printed circuit
board with maintained transverse airflow greater than 500 lfpm. Electrical parameters are guaranteed only over the declared
operating temperature range. Functional operation of the device exceeding these conditions is not implied. Device specification limit
values are applied individually under normal operating conditions and not valid simultaneously.
7. V
EE
can vary
±
0.3 V.
8. Duty cycle skew is the difference between T
PLH
and T
PHL
.
Figure 1. Timing Diagram
CLK
RESET
Q
Figure 2. Typical Termination for Output Driver and Device Evaluation
(See Application Note AND8020/D
Termination of ECL Logic Devices.)
Driver
Device
Receiver
Device
Q
D
Q
D
Z
o
= 50
Z
o
= 50
50
50
V
TT
V
TT
= V
CC
3.0 V
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PDF描述
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MC100LVEL34DR2G 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 HF ECL CLOCK GEN RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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