參數(shù)資料
型號: MC145484SDR2
廠商: Freescale Semiconductor
文件頁數(shù): 9/28頁
文件大?。?/td> 0K
描述: IC 5V PCM CODEC-FILTER 20-SSOP
標(biāo)準(zhǔn)包裝: 1
類型: PCM 編解碼器/濾波器
數(shù)據(jù)接口: PCM 音頻接口
分辨率(位): 13 b
ADC / DAC 數(shù)量: 1 / 1
三角積分調(diào)變:
電壓 - 電源,數(shù)字: 4.5 V ~ 5.5 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 20-SSOP(0.209",5.30mm 寬)
供應(yīng)商設(shè)備封裝: 20-SSOP
包裝: 剪切帶 (CT)
其它名稱: MC145484SDCT
MC145484
MOTOROLA
17
DIGITAL SWITCHING CHARACTERISTICS FOR IDL MODE
(VDD = 5.0 V ± 10%, TA = – 40 to + 85°C, CL = 150 pF, See Figure 5 and Note 1)
Ref.
No.
Characteristics
Min
Max
Unit
31
Time Between Successive IDL Syncs
Note 2
32
Hold Time of IDL SYNC After Falling Edge of IDL CLK
20
ns
33
Setup Time of IDL SYNC Before Falling Edge IDL CLK
60
ns
34
IDL Clock Frequency
256
4096
kHz
35
IDL Clock Pulse Width High
50
ns
36
IDL Clock Pulse Width Low
50
ns
37
Data Valid on IDL RX Before Falling Edge of IDL CLK
20
ns
38
Data Valid on IDL RX After Falling Edge of IDL CLK
75
ns
39
Falling Edge of IDL CLK to High–Z on IDL TX
10
50
ns
40
Rising Edge of IDL CLK to Low–Z and Data Valid on IDL TX
10
60
ns
41
Rising Edge of IDL CLK to Data Valid on IDL TX
50
ns
NOTES:
1. Measurements are made from the point at which the logic signal achieves the guaranteed minimum or maximum logic level.
2. In IDL mode, both transmit and receive 8–bit PCM words are accessed during the B1 channel, or both transmit and receive 8–bit PCM words
are accessed during the B2 channel as shown in Figure 5. IDL accesses must occur at a rate of 8 kHz (125
s interval).
CH1
MSB
IDL TX
(DT)
LSB
ST3
ST2
ST1
CH3
CH2
CH1
MSB
LSB
ST3
ST2
ST1
CH3
CH2
CH1
MSB
LSB
ST3
ST2
ST1
CH3
CH2
CH1
MSB
LSB
ST3
ST2
ST1
CH3
IDL RX
(DR)
IDL CLOCK
(BCLKT)
IDLE SYNC
(FST)
2
1
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
31
32
33
32
34
35
40
41
36
39
40
41
39
37
38
CH2
Figure 5. IDL Interface Timing
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
c
..
.
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