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參數(shù)資料
| 型號： | MC3S12HN32J3VAA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | PLASTIC, QFP-80 |
| 文件頁數(shù)： | 251/692頁 |
| 文件大?。?/td> | 3690K |
| 代理商： | MC3S12HN32J3VAA |
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Chapter 11 Inter-Integrated Circuit (IICV2)
MC9S12HZ256 Data Sheet, Rev. 2.04
324
Freescale Semiconductor
Figure 11-9. Start and Stop Conditions
11.4.1.2
Slave Address Transmission
The rst byte of data transfer immediately after the START signal is the slave address transmitted by the
master. This is a seven-bit calling address followed by a R/W bit. The R/W bit tells the slave the desired
direction of data transfer.
1 = Read transfer, the slave transmits data to the master.
0 = Write transfer, the master transmits data to the slave.
Only the slave with a calling address that matches the one transmitted by the master will respond by
sending back an acknowledge bit. This is done by pulling the SDA low at the 9th clock (see Figure 11-8).
No two slaves in the system may have the same address. If the IIC bus is master, it must not transmit an
address that is equal to its own slave address. The IIC bus cannot be master and slave at the same
time.However, if arbitration is lost during an address cycle the IIC bus will revert to slave mode and operate
correctly even if it is being addressed by another master.
11.4.1.3
Data Transfer
As soon as successful slave addressing is achieved, the data transfer can proceed byte-by-byte in a
direction specied by the R/W bit sent by the calling master
All transfers that come after an address cycle are referred to as data transfers, even if they carry sub-address
information for the slave device.
Each data byte is 8 bits long. Data may be changed only while SCL is low and must be held stable while
SCL is high as shown in Figure 11-8. There is one clock pulse on SCL for each data bit, the MSB being
transferred rst. Each data byte has to be followed by an acknowledge bit, which is signalled from the
receiving device by pulling the SDA low at the ninth clock. So one complete data byte transfer needs nine
clock pulses.
If the slave receiver does not acknowledge the master, the SDA line must be left high by the slave. The
master can then generate a stop signal to abort the data transfer or a start signal (repeated start) to
commence a new calling.
SDA
SCL
START Condition
STOP Condition
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC3S12HZ128J3VAL | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP112 |
| MC3S12HZ128J3CAA | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP80 |
| MC9S12HZ64J3MAL | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP112 |
| MC3S12HZ32J3CAL | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP112 |
| MC9S12HZ128J3MAL | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP112 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC3S12HN64 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12 Microcontrollers |
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| MC3S12HY64J0CLHR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12HY64J0CLL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12HY64J0CLLR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
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