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參數資料
| 型號： | MC56F8027VLH |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 31/180頁 |
| 文件大小： | 0K |
| 描述： | IC DIGITAL SIGNAL CTLR 64-LQFP |
| 標準包裝： | 160 |
| 系列： | 56F8xxx |
| 核心處理器： | 56800E |
| 芯體尺寸： | 16-位 |
| 速度： | 32MHz |
| 連通性： | I²C，LIN，SCI，SPI |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數： | 53 |
| 程序存儲器容量： | 32KB（16K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 16 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數據轉換器： | A/D 16x12b; D/A 2x12b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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56F8037/56F8027 Data Sheet, Rev. 8
126
Freescale Semiconductor
possible to invoke Stop or Wait mode while in Standby mode for even greater levels of power reduction.
A 400kHz external clock can optionally be used in Standby mode to produce the required Standby 200kHz
system clock rate. Power-down mode, which selects the ROSC clock source but shuts it off, fully disables
the device and minimizes its power utilization but is only recoverable via reset.
When the PLL is not selected and the system bus is operating at 200kHz or less, the large regulator can be
put into its Standby mode (LRSTDBY) to reduce the power utilization of that regulator.
All peripherals, except the COP/watchdog timer, run at the system clock frequency or optional 3X system
clock for PWM, Timers, and I2C. The COP timer runs at OSC_CLK / 1024. The maximum frequency of
operation is 32MHz.
6.6 Resets
The SIM supports five sources of reset, as shown in Figure 6-28. The two asynchronous sources are the
external reset pin and the Power-On Reset (POR). The three synchronous sources are the software reset
(SW reset), which is generated within the SIM itself by writing the SIM_CTRL register in Section 6.3.1,
the COP time-out reset (COP_TOR), and the COP loss-of-reference reset (COP_LOR). The reset
generation module has three reset detectors, which resolve into four primary resets. These are outlined in
Table 6-3. The JTAG circuitry is reset by the Power-On Reset.
Figure 6-28 provides a graphic illustration of the details in Table 6-3. Note that the POR_Delay blocks
use the OSC_CLK as their time base, since other system clocks are inactive during this phase of reset.
Table 6-3 Primary System Resets
Reset Sources
Reset Signal
POR
External
Software
COP
Comments
EXTENDED_POR
X
Stretched version of POR released 64
OSC_CLK cycles after POR deasserts
CLKGEN_RST
XXXX
Released 32 OSC_CLK cycles after all reset
sources, including EXTENDED_POR, have
released
PERIP_RST
XXXX
Releases 32 SYS_CLK cycles after the
CLKGEN_RST is released
CORE_RST
XXXX
Releases 32 SYS_CLK cycles after
PERIP_RST is released
相關PDF資料 |
PDF描述 |
|---|---|
| VE-211-IY-F1 | CONVERTER MOD DC/DC 12V 50W |
| VI-BVY-IX-F1 | CONVERTER MOD DC/DC 3.3V 49.5W |
| VI-BVX-IY-F4 | CONVERTER MOD DC/DC 5.2V 50W |
| VI-BVT-IY-F3 | CONVERTER MOD DC/DC 6.5V 50W |
| VI-BV0-IY-F4 | CONVERTER MOD DC/DC 5V 50W |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC56F8027VLHR | 功能描述:數字信號處理器和控制器 - DSP, DSC 16 BIT DSPHC 32KB RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MC56F8033VLC | 功能描述:數字信號處理器和控制器 - DSP, DSC 16 BIT DSPHC 64KB RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MC56F8035VLD | 功能描述:數字信號處理器和控制器 - DSP, DSC 16 BIT DSPHC 64KB RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MC56F8035VLDR | 功能描述:數字信號處理器和控制器 - DSP, DSC 16 BIT DSPHC 64KB RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MC56F8036 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Digital Signal Controllers |
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