參數(shù)資料
型號(hào)： MC68302AD
廠商： Motorola, Inc.
英文描述： Integrated Multiprotocol Processor with PCMCIA
中文描述： 集成多協(xié)議處理器與PCMCIA
文件頁(yè)數(shù)： 159/480頁(yè)
文件大小： 1815K
代理商： MC68302AD
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Communications Processor (CP)
MOTOROLA
MC68302 USER’S MANUAL
4-39
NOTE
Bit manipulation instructions such as BSET should not be used
to clear bits in the event register because any bits that were set
will be written back as ones (thus clearing all pending interrupts)
as well as the desired bit.
More than one bit may be cleared at a time. This register is cleared at reset (total system
reset, CP reset, or the M68000 RESET instruction).
4.5.8.2 SCC Mask Register (SCCM)
This 8-bit read-write register allows enabling or disabling interrupt generation by the CP for
specific events in each SCC channel. An interrupt will only be generated if the SCC inter-
rupts for this channel are enabled in the IMR in the interrupt controller.
If a bit in the SCC mask register is zero, the CP will not proceed with its usual interrupt han-
dling whenever that event occurs. Any time a bit in the SCC mask register is set, a one in
the corresponding bit in the SCC event register will cause the SCC event bit in the IPR to be
set.
The bit locations in the SCC mask register are identical to those in the SCC event register.
SCCM is cleared upon reset.
4.5.8.3 SCC Status Register (SCCs)
Each SCCS reflects line status for that SCC. It is used primarily in the NMSI physical inter-
face mode to read the current status of the CTS pin, the CD pin, and idle status of the RXD
pin. This 8-bit read-only register may be read at any time.
The CTS status indication in the SCCS is not valid until after the SCC transmitter is enabled
(ENT bit is set). After this, the CTS indication will only be updated in the SCCS when any
change in its condition is sampled by a rising edge of TCLK. The CD and ID status indica-
tions are not valid until the SCC receiver is enabled (ENR bit is set). After this, the CD and
ID indications will only be updated in the SCCS when any change in their condition is sam-
pled by a rising edge of RCLK.
NOTE
Since the RISC controller is involved in the update process, a
slight delay between the external line condition change and the
update of the SCCS is induced.
Beyond what the SCCS provides, in the BDs for each protocol, indications are given as to
whether the status of these signals has changed during the reception/transmission of a giv-
en buffer. Furthermore, in the event registers (SCCE) for each protocol, a maskable interrupt
bit is provided to allow the detection of any change in signal status.
NOTE
After power-on reset, when the SCC is enabled for the first time,
the SCCE register will show that a change of status occurred, re-
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MC68302AG20C 功能描述:微處理器 - MPU 68K INTGR COM PROC DMA RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
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