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參數(shù)資料
| 型號： | MC68HC000CEI16R |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 118/189頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 16MHZ 64-PLCC |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | M680x0 |
| 處理器類型： | M680x0 32-位 |
| 速度： | 16MHz |
| 電壓： | 3.3V，5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 68-PLCC（25x25） |
| 包裝： | 帶卷 (TR) |
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3- 6
M68000 8-/16-/32-BIT MICROPROCESSORS USER'S MANUAL
MOTOROLA
Bus Request (
BR).
This input can be wire-ORed with bus request signals from all other devices that could
be bus masters. This signal indicates to the processor that some other device needs to
become the bus master. Bus requests can be issued at any time during a cycle or
between cycles.
Bus Grant (
BG).
This output signal indicates to all other potential bus master devices that the processor
will relinquish bus control at the end of the current bus cycle.
Bus Grant Acknowledge (
BGACK).
This input indicates that some other device has become the bus master. This signal
should not be asserted until the following conditions are met:
1. A bus grant has been received.
2. Address strobe is inactive, which indicates that the microprocessor is not using the
bus.
3. Data transfer acknowledge is inactive, which indicates that neither memory nor
peripherals are using the bus.
4. Bus grant acknowledge is inactive, which indicates that no other device is still
claiming bus mastership.
The 48-pin version of the MC68008 has no pin available for the bus grant acknowledge
signal and uses a two-wire bus arbitration scheme instead. If another device in a system
supplies a bus grant acknowledge signal, the bus request input signal to the processor
should be asserted when either the bus request or the bus grant acknowledge from that
device is asserted.
3.5 INTERRUPT CONTROL (
IPL0, IPL1, IPL2)
These input signals indicate the encoded priority level of the device requesting an
interrupt. Level seven, which cannot be masked, has the highest priority; level zero
indicates that no interrupts are requested. IPL0 is the least significant bit of the encoded
level, and IPL2 is the most significant bit. For each interrupt request, these signals must
remain asserted until the processor signals interrupt acknowledge (FC2–FC0 and A19–
A16 high) for that request to ensure that the interrupt is recognized.
NOTE
The 48-pin version of the MC68008 has only two interrupt
control signals: IPL0/IPL2 and IPL1. IPL0/IPL2 is internally
connected to both IPL0 and IPL2, which provides four interrupt
priority levels: levels 0, 2, 5, and 7. In all other respects, the
interrupt priority levels in this version of the MC68008 are
identical to those levels in the other microprocessors described
in this manual.
F
re
e
sc
a
le
S
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m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68HC000CEI8 | 功能描述:微處理器 - MPU 16-BIT MPU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68HC000CFN10 | 制造商:Rochester Electronics LLC 功能描述:16-BIT MPU - Bulk |
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