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參數(shù)資料
| 型號： | MC68HC08GP16ACFB |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.2 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 0.80 MM PITCH, PLASTIC, QFP-44 |
| 文件頁數(shù)： | 154/258頁 |
| 文件大?。?/td> | 1855K |
| 代理商： | MC68HC08GP16ACFB |
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5.0-V Control Timing
MC68HC08GP32A MC68HC08GP16A Data Sheet, Rev. 1.0
Freescale Semiconductor
237
20.7 5.0-V Control Timing
Low-voltage inhibit, trip falling voltage
VTRIPF
2.45
2.60
2.70
V
Low-voltage inhibit, trip rising voltage
VTRIPR
2.50
2.66
2.80
V
Low-voltage inhibit reset/recover hysteresis
(VTRIPF + VHYS = VTRIPR)
VHYS
—60
—
mV
POR rearm voltage(9)
VPOR
0
—
100
mV
POR reset voltage(10)
VPORRST
0
700
800
mV
POR rise time ramp rate(11)
RPOR
0.02
—
V/ms
1. VDD = 3.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH, unless otherwise noted
2. Typical values reflect average measurements at midpoint of voltage range, 25
°C only.
3. Run (operating) IDD measured using external square wave clock source (fOSC = 16.4 MHz). All inputs 0.2V from rail. No
dc loads. Less than 100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly
affects run IDD. Measured with all modules enabled.
4. Wait IDD measured using external square wave clock source (fOSC = 16.4 MHz). All inputs 0.2 V from rail. No dc loads.
Less than 100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects
wait IDD. Measured with PLL and LVI enabled.
5. Stop IDD is measured with OSC1 = VSS.
6. Stop IDD with TBM enabled is measured using an external square wave clock source (fOSC = 16.4 MHz). All inputs 0.2 V
from rail. No dc loads. Less than 100 pF on all outputs. All inputs configured as inputs.
7. Measured with TBM enabled using 32-kHz crystal.
8. Pullups and pulldowns are disabled.
9. Maximum is highest voltage that POR is guaranteed.
10. Maximum is highest voltage that POR is possible.
11. If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until minimum
VDD is reached.
Characteristic(1)
1. VSS = 0 Vdc; timing shown with respect to 20% VDD and 70% VDD unless otherwise noted.
Symbol
Min
Max
Unit
Frequency of operation(2)
Crystal option
External clock option(3)
2. See 20.16 Clock Generation Module Characteristics for more information.
3. No more than 10% duty cycle deviation from 50%
fOSC
32
dc(4)
4. Some modules may require a minimum frequency greater than dc for proper operation. See appropriate table for this in-
formation.
100
32.8
kHz
MHz
Internal operating frequency
fOP (fBUS)
—8.2
MHz
Internal clock period (1/fOP)tCYC
122
—
ns
RST input pulse width low(5)
5. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
tRL
50
—
ns
IRQ interrupt pulse width low(6) (edge-triggered)
6. Minimum pulse width is for guaranteed interrupt. It is possible for a smaller pulse width to be recognized.
tILIH
50
—
ns
IRQ interrupt pulse period
tILIL
Note(7)
7. The minimum period, tILIL, should not be less than the number of cycles it takes to execute the interrupt service routine
plus tCYC.
—
tCYC
Characteristic(1)
Symbol
Min
Typ(2)
Max
Unit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68HC08GP16ACB | 8-BIT, MROM, 8.2 MHz, MICROCONTROLLER, PDIP42 |
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參數(shù)描述 |
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| MC68HC08GP16AVB | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC68HC08GP16AVFB | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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