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Low-Power Modes
MC68HC08GR32A MC68HC08GR16A Data Sheet, Rev. 0
Freescale Semiconductor
179
14.6.1 Wait Mode
In wait mode, the CPU clocks are inactive while the peripheral clocks continue to run. Figure 14-17 shows
the timing for wait mode entry.
A module that is active during wait mode can wakeup the CPU with an interrupt if the interrupt is enabled.
Stacking for the interrupt begins one cycle after the WAIT instruction during which the interrupt occurred.
In wait mode, the CPU clocks are inactive. Refer to the wait mode subsection of each module to see if the
module is active or inactive in wait mode. Some modules can be programmed to be active in wait mode.
Wait mode also can be exited by a reset or break. A break interrupt during wait mode sets the SIM break
stop/wait bit, SBSW, in the SIM break status register (SBSR). If the COP disable bit, COPD, in the mask
option register is 0, then the computer operating properly module (COP) is enabled and remains active in
wait mode.
Figure 14-17. Wait Mode Entry Timing
Figure 14-18 and Figure 14-19 show the timing for WAIT recovery.
Figure 14-18. Wait Recovery from Interrupt or Break
Figure 14-19. Wait Recovery from Internal Reset
WAIT ADDR + 1
SAME
IAB
IDB
PREVIOUS DATA
NEXT OPCODE
SAME
WAIT ADDR
SAME
R/W
Note:
Previous data can be operand data or the WAIT opcode, depending on the
last instruction.
$6E0C
$6E0B
$00FF
$00FE
$00FD
$00FC
$A6
$01
$0B
$6E
$A6
IAB
IDB
EXITSTOPWAIT
Note: EXITSTOPWAIT = RST pin, CPU interrupt, or break interrupt
IAB
IDB
RST
$A6
$6E0B
RSTVCTH
RSTVCTL
$A6
CGMXCLK
32
CYCLES
32
CYCLES
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PDF描述 |
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