參數(shù)資料
型號: MC68HC08JK3DW
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MICROCONTROLLER, PDSO20
封裝: SOIC-20
文件頁數(shù): 14/235頁
文件大小: 1497K
代理商: MC68HC08JK3DW
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Monitor ROM (MON)
Technical Data
MC68H(R)C908JL3E/JK3E/JK1E Rev. 1.0
110
Monitor ROM (MON)
MOTOROLA
9.4.1 Entering Monitor Mode
Table 9-1 shows the pin conditions for entering monitor mode. As
specified in the table, monitor mode may be entered after a POR and will
allow communication at 9600 baud provided one of the following sets of
conditions is met:
1. If IRQ1 = VDD + VHI:
External clock on OSC1 is 4.9125MHz
PTB3 = low
2. If IRQ1 = VDD + VHI:
External clock on OSC1 is 9.8304MHz
PTB3 = high
3. If $FFFE & $FFFF is blank (contains $FF):
The oscillator clock is 9.8304MHz (X-tal or RC)
IRQ1 = VDD
Table 9-1. Monitor Mode Entry Requirements and Options
IR
Q
1
$F
F
E
an
d
$
FFFF
PTB
3
PTB
2
PTB
1
PTB
0
Clock Source
and
Frequency
Bus
Frequency
Comments
V
DD + VHI
X
0011
OSC1 at
4.9152MHz
2.4576MHz
Bypasses X-tal or RC
oscillator; external clock
driven directly into OSC1.
9600 baud communication
on PTB0. COP disabled.
V
DD + VHI
X
1011
OSC1 at
9.8304MHz
2.4576MHz
VDD
BLANK
(contain
$FF)
XXX
1
X-tal or RC
oscillator at
9.8304MHz
2.4576MHz
Low-voltage entry to
monitor mode.
9600 baud communication
on PTB0. COP disabled.
VDD
NOT
BLANK
XXXX
X-tal or RC
oscillator at
desired frequency
XTALCLK ÷ 4
or
RCCLK ÷ 4
Enters User mode.
If $FFFE and $FFFF is
blank, MCU will encounter
an illegal address reset.
Notes:
1. PTB3 = 0: Bypasses the divide-by-two prescaler to SIM when using VDD + VHI for monitor mode entry.
The OSC1 clock must be 50% duty cycle for this condition.
2. XTALCLK is the X-tal oscillator output, for MC68HC908xxx. See Figure 8-1.
4. RCCLK is the RC oscillator output, for MC68HRC908xxx. See Figure 8-2.
5. See Table 18-4 for VDD + VHI voltage level requirements.
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