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參數資料
| 型號： | MC68HC705S |
| 廠商： | Motorola, Inc. |
| 英文描述： | HCMOS Microcontroller Unit |
| 中文描述： | HCMOS微控制器 |
| 文件頁數： | 93/242頁 |
| 文件大?。?/td> | 1798K |
| 代理商： | MC68HC705S |
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Parallel Input/Output
Port B
MC68HC705JJ7 MC68HC705JP7 — REV 4
Advance Information
MOTOROLA
Parallel Input/Output
93
7.4.5 PB0, PBI, PB2, and PB3 Logic
The typical I/O logic shown in
Figure 7-8
is used for PB0, PB1, PB2, and
PB3 pins of port B. When these port B pins are programmed as an
output, reading the port bit actually reads the value of the data latch and
not the voltage on the pin itself. When these port B pins are programmed
as an input, reading the port bit reads the voltage level on the pin. The
data latch can always be written, regardless of the state of its DDRB bit.
The operations of the PB0–PB3 pins are summarized in
Table 7-2
.
Figure 7-8. PB0–PB3 Pin I/O Circuit
The PB0–PB3 pins share their inputs with another module. When using
the other attached module, these conditions must be observed:
1. If the DDRB configures the pin as an output, then the port data
register can provide an output which may conflict with any external
input source to the other module. The pulldown device will be
disabled in this case.
2. If the DDRB configures the pin as an input, then reading the port
data register will return the state of the input in terms of the digital
threshold for that pin (analog inputs will default to logic states).
3. If DDRB configures the pin as an input and the pulldown device is
activated for a pin, it will also load the input to the other module.
PORT BDATA
REGISTER
BIT PBx
DATA DIRECTION
REGISTER B
BIT DDRBx
PULLDOWN
REGISTER B
BIT PDIBx
R
R
PBx
ANALOG SUBSYSTEM,
AND PROGRAMMABLE
TIMER INPUT CAPTURE
(PINS PB0, PB1, PB2, PB3)
READ $0005
WRITE $0001
READ $0001
WRITE $0011
PULLDOWN
DEVICE
RESET
I
WRITE $0005
S
MASK OPTION REG. ($1FF1)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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