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參數(shù)資料
| 型號： | MC68HC908EY8MFA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32 |
| 封裝： | PLASTIC, QFP-32 |
| 文件頁數(shù)： | 228/278頁 |
| 文件大?。?/td> | 1889K |
| 代理商： | MC68HC908EY8MFA |
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I/O Registers
MC68HC908EY16 MC68HC908EY8 Data Sheet, Rev. 10
Freescale Semiconductor
53
3.7.3 ADC Clock Register
This register selects the clock frequency for the ADC, selecting between modes of operation.
ADIV2:ADIV0 — ADC Clock Prescaler Bits
ADIV2, ADIV1, and ADIV0 form a 3-bit field which selects the divide ratio used by the ADC to generate
the internal ADC clock. Table 3-2 shows the available clock configurations.
ADICLK — ADC Input Clock Select Bit
ADICLK selects either bus clock or CGMXCLK as the input clock source to generate the internal ADC
clock. Reset selects CGMXCLK as the ADC clock source.
If the external clock (CGMXCLK) is equal to or greater than 1 MHz, CGMXCLK can be used as the
clock source for the ADC. If CGMXCLK is less than 1 MHz, use the PLL-generated bus clock as the
clock source. As long as the internal ADC clock is at fADIC, correct operation can be guaranteed. See
1 = Internal bus clock
0 = External clock, CGMXCLK
MODE1:MODE0 — Modes of Result Justification Bits
MODE1:MODE0 selects among four modes of operation. The manner in which the ADC conversion
results will be placed in the ADC data registers is controlled by these modes of operation. Reset returns
right-justified mode.
00 = 8-bit truncation mode
01 = Right justified mode
10 = Left justified mode
11 = Left justified sign data mode
Address:
$003F
Address:
Bit 7
654321
Bit 0
Read:
ADIV2
ADIV1
ADIV0
ADICLK
MODE1
MODE0
R
0
Write:
Reset:
00000100
= Unimplemented
Figure 3-9. ADC Clock Register (ADCLK)
Table 3-2. ADC Clock Divide Ratio
ADIV2
ADIV1
ADIV0
ADC Clock Rate
0
ADC input clock
÷ 1
0
1
ADC input clock
÷ 2
0
1
0
ADC input clock
÷ 4
0
1
ADC input clock
÷ 8
1
X
ADC input clock
÷ 16
X = don’t care
CGMXCLK or bus frequency
fADIC =
ADIV[2:0]
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