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參數(shù)資料
| 型號(hào)： | MC68HC908GP16CFB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 73/278頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8-BIT 16K FLASH 44-QFP |
| 標(biāo)準(zhǔn)包裝： | 96 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM |
| 輸入/輸出數(shù)： | 33 |
| 程序存儲(chǔ)器容量： | 16KB（16K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 44-QFP |
| 包裝： | 托盤 |
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System Integration Module (SIM)
MC68HC908EY16 MC68HC908EY8 Data Sheet, Rev. 10
164
Freescale Semiconductor
14.5.3 Break Interrupts
The break module can stop normal program flow at a software-programmable break point by asserting its
break interrupt output. See 19.2 Break Module (BRK). The SIM puts the CPU into the break state by
forcing it to the SWI vector location. Refer to the break interrupt subsection of each module to see how
each module is affected by the break state.
14.5.4 Status Flag Protection in Break Mode
The SIM controls whether status flags contained in other modules can be cleared during break mode. The
user can select whether flags are protected from being cleared by properly initializing the break clear flag
enable bit (BCFE) in the SIM break flag control register (SBFCR).
Protecting flags in break mode ensures that set flags will not be cleared while in break mode. This
protection allows registers to be freely read and written during break mode without losing status flag
information.
Setting the BCFE bit enables the clearing mechanisms. Once cleared in break mode, a flag remains
cleared even when break mode is exited. Status flags with a two-step clearing mechanism — for example,
a read of one register followed by the read or write of another — are protected, even when the first step
is accomplished prior to entering break mode. Upon leaving break mode, execution of the second step
will clear the flag as normal.
14.6 Low-Power Modes
Executing the WAIT or STOP instruction puts the MCU in a low power- consumption mode for standby
situations. The SIM holds the CPU in a non-clocked state. Both STOP and WAIT clear the interrupt mask
(I) in the condition code register, allowing interrupts to occur. Low-power modes are exited via an interrupt
or reset.
14.6.1 Wait Mode
In wait mode, the CPU clocks are inactive while one set of peripheral clocks continues to run.
Figure 14-11 shows the timing for wait mode entry.
A module that is active during wait mode can wake up the CPU with an interrupt if the interrupt is enabled.
Stacking for the interrupt begins one cycle after the WAIT instruction during which the interrupt occurred.
Refer to the wait mode subsection of each module to see if the module is active or inactive in wait mode.
Some modules can be programmed to be active in wait mode.
Wait mode can also be exited by a reset. If the COP disable bit, COPD, in the configuration register is 0,
then the computer operating properly module (COP) is enabled and remains active in wait mode.
Figure 14-11. Wait Mode Entry Timing
WAIT ADDR + 1
SAME
IAB
IDB
PREVIOUS DATA
NEXT OPCODE
SAME
WAIT ADDR
SAME
R/W
Note: Previous data can be operand data or the WAIT opcode, depending on the last instruction.
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