參數(shù)資料
型號： MC68HC908GR8MDW
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDSO28
封裝： MS-013AE, SOIC-28
文件頁數(shù)： 138/286頁
文件大?。?/td> 3708K
代理商： MC68HC908GR8MDW
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Serial Peripheral Interface (SPI)
MC68HC908GR8 MC68HC908GR4 Data Sheet, Rev. 7
222
Freescale Semiconductor
SPWOM — SPI Wired-OR Mode Bit
This read/write bit disables the pullup devices on pins SPSCK, MOSI, and MISO so that those pins
become open-drain outputs.
1 = Wired-OR SPSCK, MOSI, and MISO pins
0 = Normal push-pull SPSCK, MOSI, and MISO pins
SPE — SPI Enable
This read/write bit enables the SPI module. Clearing SPE causes a partial reset of the SPI. See 20.9
Resetting the SPI. Reset clears the SPE bit.
1 = SPI module enabled
0 = SPI module disabled
SPTIE— SPI Transmit Interrupt Enable
This read/write bit enables CPU interrupt requests generated by the SPTE bit. SPTE is set when a byte
transfers from the transmit data register to the shift register. Reset clears the SPTIE bit.
1 = SPTE CPU interrupt requests enabled
0 = SPTE CPU interrupt requests disabled
20.13.2 SPI Status and Control Register
The SPI status and control register contains flags to signal these conditions:
Receive data register full
Failure to clear SPRF bit before next byte is received (overflow error)
Inconsistent logic level on SS pin (mode fault error)
Transmit data register empty
The SPI status and control register also contains bits that perform these functions:
Enable error interrupts
Enable mode fault error detection
Select master SPI baud rate
SPRF — SPI Receiver Full Bit
This clearable, read-only flag is set each time a byte transfers from the shift register to the receive data
register. SPRF generates a CPU interrupt request if the SPRIE bit in the SPI control register is set also.
During an SPRF CPU interrupt, the CPU clears SPRF by reading the SPI status and control register
with SPRF set and then reading the SPI data register. Reset clears the SPRF bit.
1 = Receive data register full
0 = Receive data register not full
ERRIE — Error Interrupt Enable Bit
This read/write bit enables the MODF and OVRF bits to generate CPU interrupt requests. Reset clears
the ERRIE bit.
1 = MODF and OVRF can generate CPU interrupt requests
0 = MODF and OVRF cannot generate CPU interrupt requests
Address: $0011
Bit 7
654321
Bit 0
Read:
SPRF
ERRIE
OVRF
MODF
SPTE
MODFEN
SPR1
SPR0
Write:
Reset:
00001000
= Unimplemented
Figure 20-14. SPI Status and Control Register (SPSCR)
相關(guān)PDF資料
PDF描述
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MC68HC908GR8CP 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDIP28
MC68HC908GR4MDW 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDSO28
MC68HC908GR4VDW 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDSO28
MC908GR8CDWR2 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDSO28
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