參數(shù)資料
型號(hào)： MC68HC908MR24
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： Microcontrollers
中文描述： 微控制器
文件頁數(shù)： 376/406頁
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代理商： MC68HC908MR24
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Advance Information
MC68HC908MR24
—
Rev. 4.1
376
Electrical Specifications
Freescale Semiconductor
Electrical Specifications
21.6 DC Electrical Characteristics (V
DD
= 5.0 Vdc
±
10%)
Characteristic
Min
Typ
(2)
Max
Unit
Output high voltage
(I
Load
= –2.0 mA) all I/O pins
Output low voltage
(I
Load
= 1.6 mA) all I/O pins
PWM pin output source current
(V
OH
= V
DD
–0.8 V)
PWM pin output sink current
(V
OL
= 0.8 V)
Input high voltage, all ports, IRQs, RESET, OSC1
Input low voltage, all ports, IRQs, RESET, OSC1
V
DD
supply current
Run
(3)
Wait
(4)
Quiescent
(5)
I/O ports hi-Z leakage current
Input current
Capacitance
Ports (as input or output)
Low-voltage inhibit reset
9
Low-voltage reset/recover hysteresis
Low-voltage inhibit reset
Low-voltage reset/recover hysteresis
POR re-arm voltage
(6)
POR rise time ramp rate
(8)
POR reset voltage
Monitor mode entry voltage (on IRQ)
V
OH
V
DD
–0.8
—
—
V
V
OL
—
—
0.4
V
I
OH
–7
—
—
mA
I
OL
20
—
—
mA
V
IH
V
IL
0.7 x V
DD
V
SS
—
—
V
DD
V
V
0.3 x V
DD
I
DD
—
—
—
—
—
—
40
20
700
±
10
±
1
mA
mA
μ
A
μ
A
μ
A
I
IL
I
In
—
—
—
—
C
OUT
C
IN
V
LVR1
V
LVH1
V
LVR2
V
LVH2
V
POR
R
POR
V
PORRST
V
Hi
—
—
—
—
12
8
pF
4.33
4.45
4.75
V
50
3.95
150
100
—
—
—
4.35
250
mV
V
mV
0
—
100
mV
0.035
—
—
V/ms
0
700
—
800
V
V
V
DD
+ 2
V
DD
+ Hi
1. V
DD
= 5.0 Vdc
±
10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, unless otherwise noted
2. Typical values reflect average measurements at midpoint of voltage range, 25
°
C only.
3. Run (operating) I
DD
measured using external square wave clock source (f
osc
= 8.2 MHz). All inputs 0.2 V from rail; no
dc loads; less than 100 pF on all outputs. C
L
= 20 pF on OSC2; all ports configured as inputs; OSC2 capacitance linearly
affects run I
DD
; measured with all modules enabled.
4. Wait I
DD
measured using external square wave clock source (f
osc
= 8.2 MHz); all inputs 0.2 V from rail; no dc loads;
less than 100 pF on all outputs. C
L
= 20 pF on OSC2; all ports configured as inputs; OSC2 capacitance linearly affects
wait I
DD
; measured with PLL and LVI enabled.
5. Quiescent I
DD
measured with PLL and LVI disengaged, OCS1 grounded, no port pins sourcing current. It is measured
through combination of V
DD
, V
DDAD
, and V
DDA
.
6. Maximum is highest voltage that POR is guaranteed.
7. Maximum is highest voltage that POR is possible.
8. If minimum V
DD
is not reached before the internal POR is released, RST must be driven low externally until
minimum V
DD
is reached
9. The low-voltage inhibit reset is software selectable. Refer to
Section 18. Low-Voltage Inhibit (LVI)
.
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PDF描述
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