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參數資料
| 型號： | MC68HC908QY4VDT |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 19/184頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 4K FLASH 8MHZ 16-TSSOP |
| 標準包裝： | 96 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 外圍設備： | LVD，POR，PWM |
| 輸入/輸出數： | 13 |
| 程序存儲器容量： | 4KB（4K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數據轉換器： | A/D 4x8b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 包裝： | 管件 |
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Low-Power Modes
MC68HC908QY/QT Family Data Sheet, Rev. 6
Freescale Semiconductor
115
A module that is active during wait mode can wake up the CPU with an interrupt if the interrupt is enabled.
Stacking for the interrupt begins one cycle after the WAIT instruction during which the interrupt occurred.
In wait mode, the CPU clocks are inactive. Refer to the wait mode subsection of each module to see if the
module is active or inactive in wait mode. Some modules can be programmed to be active in wait mode.
Wait mode can also be exited by a reset (or break in emulation mode). A break interrupt during wait mode
sets the SIM break stop/wait bit, SBSW, in the break status register (BSR). If the COP disable bit, COPD,
in the configuration register is 0, then the computer operating properly module (COP) is enabled and
remains active in wait mode.
Figure 13-15 and Figure 13-16 show the timing for wait recovery.
Figure 13-15. Wait Recovery from Interrupt
Figure 13-16. Wait Recovery from Internal Reset
13.7.2 Stop Mode
In stop mode, the SIM counter is reset and the system clocks are disabled. An interrupt request from a
module can cause an exit from stop mode. Stacking for interrupts begins after the selected stop recovery
time has elapsed. Reset or break also causes an exit from stop mode.
The SIM disables the oscillator signals (BUSCLKX2 and BUSCLKX4) in stop mode, stopping the CPU
and peripherals. Stop recovery time is selectable using the SSREC bit in the configuration register 1
(CONFIG1). If SSREC is set, stop recovery is reduced from the normal delay of 4096 BUSCLKX4 cycles
down to 32. This is ideal for the internal oscillator, RC oscillator, and external oscillator options which do
not require long start-up times from stop mode.
NOTE
External crystal applications should use the full stop recovery time by
clearing the SSREC bit.
$6E0C
$6E0B
$00FF
$00FE
$00FD
$00FC
$A6
$01
$0B
$6E
$A6
ADDRESS BUS
DATA BUS
EXITSTOPWAIT
NOTE: EXITSTOPWAIT = RST pin OR CPU interrupt OR break interrupt
ADDRESS BUS
DATA BUS
RST
$A6
$6E0B
RSTVCTH
RSTVCTL
$A6
BUSCLKX4
32
CYCLES
32
CYCLES
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PDF描述 |
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| VJ2225Y153JBLAT4X | CAP CER 0.015UF 630V 5% X7R 2225 |
| VJ2225Y223JBLAT4X | CAP CER 0.022UF 630V 5% X7R 2225 |
| VJ2225Y333JBLAT4X | CAP CER 0.033UF 630V 5% X7R 2225 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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