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參數資料
| 型號： | MC68HC908RF2 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | 8 bit Microcontroller Unit (MCU)(8位MCU) |
| 中文描述： | 8位微控制器（MCU）（8位微控制器） |
| 文件頁數： | 81/188頁 |
| 文件大小： | 2886K |
| 代理商： | MC68HC908RF2 |
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Internal Clock Generator Module (ICG)
Usage Notes
MC68HC908RF2 — Rev. 4.0
Data Sheet
MOTOROLA
Internal Clock Generator Module (ICG)
For More Information On This Product,
Go to: www.freescale.com
81
6.4.6 Nominal Frequency Settling Time
Because the clock period of the internal clock (ICLK) is dependent on the digital
loop filter outputs (DDIV and DSTG) which cannot change instantaneously, ICLK
will temporarily operate at an incorrect clock period when any of the operating
condition changes. This happens whenever the part is reset, the ICG multiply factor
(N) is changed, the ICG trim factor (TRIM) is changed, or the internal clock is
enabled after inactivity (STOP or disabled operation). The time that the ICLK takes
to adjust to the correct period is known as the settling time.
Settling time depends primarily on how many corrections it takes to change the
clock period, and the period of each correction. Since the corrections require four
periods of the low-frequency base clock (4*t
IBASE
), and since ICLK is N (the ICG
multiply factor for the desired frequency) times faster than IBASE, each correction
takes 4*N*t
ICLK
. The period of ICLK, however, will vary as the corrections occur.
6.4.6.1 Settling to Within 15 Percent
When the error is greater than 15 percent, the filter takes eight corrections to
double or halve the clock period. Due to how the DCO increases or decreases the
clock period, the total period of these eight corrections is approximately 11 times
the period of the fastest correction. (If the corrections were perfectly linear, the total
period would be 11.5 times the minimum period; however, the ring must be slightly
non-linear.) Therefore, the total time it takes to double or halve the clock period is
44*N*t
ICLKFAST
.
If the clock period needs more than doubled or halved, the same relationship
applies, only for each time the clock period needs doubled, the total number of
cycles doubles.
That is, when transitioning from fast to slow:
Going from the initial speed to half speed takes 44*N*t
ICLKFAST
From half speed to quarter speed takes 88*N*t
ICLKFAST
Going from quarter speed to eighth speed takes 176*N*t
ICLKFAST
, and so
on.
This series can be expressed as (2
x
–1)*44*N*t
ICLKFAST
, where x is the number of
times the speed needs doubled or halved. Since 2
x
happens to be equal to
t
ICLKSLOW
/t
ICLKFAST
, the equation reduces to 44*N*(t
ICLKSLOW
-t
ICLKFAST
). Note
that increasing speed takes much longer than decreasing speed since N is higher.
This can be expressed in terms of the initial clock period (t
1
) minus the final clock
period (t
2
) as such:
t15
abs 44N t1
t2
–
)
]
=
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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