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  • 參數(shù)資料
    型號: MC68HLC98JK1EIDW
    廠商: FREESCALE SEMICONDUCTOR INC
    元件分類: 微控制器/微處理器
    英文描述: 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, PDSO20
    封裝: 1.27 MM PITCH, MS-013AC, SOIC-20
    文件頁數(shù): 36/180頁
    文件大?。?/td> 2412K
    代理商: MC68HLC98JK1EIDW
    第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁當前第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁
    Break Module (BREAK)
    MC68HC908JL3E Family Data Sheet, Rev. 4
    130
    Freescale Semiconductor
    15.3.1 Flag Protection During Break Interrupts
    The system integration module (SIM) controls whether or not module status bits can be cleared during
    the break state. The BCFE bit in the break flag control register (BFCR) enables software to clear status
    bits during the break state. (See 5.7.3 Break Flag Control Register (BFCR) and see the Break Interrupts
    subsection for each module.)
    15.3.2 CPU During Break Interrupts
    The CPU starts a break interrupt by:
    Loading the instruction register with the SWI instruction
    Loading the program counter with $FFFC:$FFFD
    ($FEFC:$FEFD in monitor mode)
    The break interrupt begins after completion of the CPU instruction in progress. If the break address
    register match occurs on the last cycle of a CPU instruction, the break interrupt begins immediately.
    15.3.3 TIM During Break Interrupts
    A break interrupt stops the timer counter.
    15.3.4 COP During Break Interrupts
    The COP is disabled during a break interrupt when VTST is present on the RST pin.
    Addr.
    Register Name
    Bit 7
    654321
    Bit 0
    $FE00
    Break Status Register
    (BSR)
    Read:
    RRRRRR
    SBSW
    R
    Write:
    See note
    Reset:
    0
    $FE03
    Break Flag Control
    Register
    (BFCR)
    Read:
    BCFE
    RRRRRRR
    Write:
    Reset:
    0
    $FE0C
    Break Address High
    Register
    (BRKH)
    Read:
    Bit15
    Bit14
    Bit13
    Bit12
    Bit11
    Bit10
    Bit9
    Bit8
    Write:
    Reset:
    00000000
    $FE0D
    Break Address low
    Register
    (BRKL)
    Read:
    Bit7
    Bit6
    Bit5
    Bit4
    Bit3
    Bit2
    Bit1
    Bit0
    Write:
    Reset:
    00000000
    $FE0E
    Break Status and Control
    Register
    (BRKSCR)
    Read:
    BRKE
    BRKA
    000000
    Write:
    Reset:
    00000000
    Note: Writing a 0 clears SBSW.
    = Unimplemented
    R
    = Reserved
    Figure 15-2. Break I/O Register Summary
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    PDF描述
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