參數(shù)資料
型號: MC68HSC705C4ACFB
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PQFP44
封裝: QFP-44
文件頁數(shù): 172/210頁
文件大?。?/td> 2269K
代理商: MC68HSC705C4ACFB
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Technical Data
MC68HC705C4A MC68HSC705C4A — Rev. 3.0
64
Resets
MOTOROLA
Resets
5.3.1 Power-On Reset (POR)
A positive transition on the VDD pin generates a power-on reset (POR).
The POR is strictly for the power-up condition and cannot be used to
detect drops in power supply voltage.
A 4064 tCYC (internal clock cycle) delay after the oscillator becomes
active allows the clock generator to stabilize. If the RESET pin is at
logic 0 at the end of 4064 tCYC, the MCU remains in the reset condition
until the signal on the RESET pin goes to logic 1.
5.3.2 External Reset
The minimum time required for the MCU to recognize a reset is 1 1/2
tCYC. A Schmitt trigger senses the logic level at the RESET pin.
5.3.3 Computer Operating Properly (COP) Watchdog Reset
A timeout of the 18-stage ripple counter in the computer operating
properly (COP) watchdog timer generates a reset. The COP watchdog
timer, once enabled, is part of a software error detection system and
must be cleared periodically to start a new timeout period. The timeout
period is 65.536 ms when fOSC = 4 MHz. The timeout period is a direct
function of the crystal frequency. The equation is:
NOTE:
A COP timeout does not pull the RESET pin low.
For information on the COP watchdog timer in low-power modes, refer
262,144
fOSC
Timeout period =
相關PDF資料
PDF描述
MC68HSC705C4ACFN 8-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PQCC44
MC68HSC705J1ACDW 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20
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