參數(shù)資料
型號： MC68LC302CPU16
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 16.67 MHz, RISC MICROCONTROLLER, PQFP100
封裝： TQFP-100
文件頁數(shù)： 59/182頁
文件大?。?/td> 618K
代理商： MC68LC302CPU16
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Electrical Characteristics
6-34
MC68LC302 REFERENCE MANUAL
MOTOROLA
6.21 AC ELECTRICAL SPECIFICATIONS—PCM TIMING
There are two sync types:
Short Frame—Sync signals are one clock cycle prior to the data
Long Frame—Sync signals are N-bits that envelope the data, N > 0; see Figure 6-21
and Figure 6-22).
NOTES:
1. The ratio CLK/L1CLK must be greater than 2.5/1.
2. L1TxD becomes valid after the L1CLK rising edge or the sync enable, whichever is later, if long frames are
used.
3. Specication valid for both sync methods.
4. Where P = 1/CLKO. Thus, for a 16.67-MHz CLKO rate, P = 60 ns.
Num.
Characteristic
16.67 MHz
20 MHz
25 MHz
Unit
Min
Max
Min
Max
Min
Max
300
L1CLK (PCM Clock) Frequency (see Note
1)
—
6.66
—
8.0
—
10.0
MHz
301
L1CLK Width Low
55
—
45
—
37
—
ns
301A
L1CLK Width High (see Note 4)
P+10
—
P+10
—
P+10
—
ns
302
L1SY0–L1SY1 Setup Time to L1CLK
Rising Edge
0
—
0
—
0
—
ns
303
L1SY0–L1SY1 Hold Time from L1CLK
Falling Edge
40
—
33
—
27
—
ns
304
L1SY0–L1SY1 Width Low
1
—
1
—
1
—
L1CLK
305
Time Between Successive Sync Signals
(Short Frame)
8
—
8
—
8
—
L1CLK
306
L1TxD Data Valid after L1CLK Rising Edge
(see Note 2)
0
70
0
60
0
47
ns
307
L1TxD to High Impedance (from L1CLK
Rising Edge)
0
50
0
42
0
34
ns
308
L1RxD Setup Time (to L1CLK Falling
Edge) (see Note 3)
20
—
17
—
14
—
ns
309
L1RxD Hold Time (from L1CLK Falling
Edge) (see Note 3)
50
—
42
—
34
—
ns
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PDF描述
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MC68LC302CPU16B 32-BIT, 16.67 MHz, RISC MICROCONTROLLER, PQFP100
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