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參數(shù)資料
| 型號： | MC908EY16CFAER |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 26/278頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 16K FLASH 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | LIN，SCI，SPI |
| 外圍設(shè)備： | POR，PWM |
| 輸入/輸出數(shù)： | 24 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 帶卷 (TR) |
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Port D
MC68HC908EY16 MC68HC908EY8 Data Sheet, Rev. 10
Freescale Semiconductor
121
PTD[1:0] — Port D Data Bits
PTD[1:0] are read/write, software programmable bits. Data direction of each port D pin is under the
control of the corresponding bit in data direction register D.
TACH[1:0] — Timer Channel I/O Bits
The PTD1/TACH1–PTD0/TACH0 pins are the TIMA input capture/output compare pins. The
edge/level select bits, ELSxB–ELSxA, determine whether the PTD1/TACH1–PTD0/TACH0 pins are
timer channel I/O pins or general-purpose I/O pins. See 17.8.1 TIMA Status and Control Register.
NOTE
Data direction register D (DDRD) does not affect the data direction of port
D pins that are being used by the TIMA. However, the DDRD bits always
determine whether reading port D returns the states of the latches or the
states of the pins. See Table 12-4.
12.5.2 Data Direction Register D
Data direction register D determines whether each port D pin is an input or an output. Writing a 1 to a
DDRD bit enables the output buffer for the corresponding port D pin; a 0 disables the output buffer.
DDRD[1:0] — Data Direction Register D Bits
These read/write bits control port D data direction. Reset clears DDRD[1:0], configuring all port D pins
as inputs.
1 = Corresponding port D pin configured as output
0 = Corresponding port D pin configured as input
NOTE
Avoid glitches on port D pins by writing to the port D data register before
changing data direction register D bits from 0 to 1.
Address:
$0003
Bit 7
654321
Bit 0
Read:
000000
PTD1
PTD0
Write:
Reset:
Unaffected by reset
Alternative Function:
TACH1
TACH0
= Unimplemented
Figure 12-10. Port D Data Register (PTD)
Address:
$0007
Bit 7
6
5
4321
Bit 0
Read:
000
DDRD1
DDRD0
Write:
Reset:
000
00000
= Unimplemented
Figure 12-11. Data Direction Register D (DDRD)
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