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參數(shù)資料
| 型號(hào)： | MC908QL4MDWE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO16 |
| 封裝： | 1.27 MM PITCH, LEAD FREE, MS-013AA, SOIC-16 |
| 文件頁數(shù)： | 18/226頁 |
| 文件大?。?/td> | 2850K |
| 代理商： | MC908QL4MDWE |
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Input/Output Ports (PORTS)
MC68HC908QL4 Data Sheet, Rev. 8
114
Freescale Semiconductor
PTAPUE[5:0] — Port A Input Pullup/Down Enable Bits
These read/write bits are software programmable to enable pullup/down devices on port A pins.
1 = Corresponding port A pin configured to have internal pullup/down if its DDRA bit is set to 0
0 = Pullup/down device is disconnected on the corresponding port A pin regardless of the state of
its DDRA bit
12.3.4 Port A Summary Table
The following table summarizes the operation of the port A pins when used as a general-purpose
input/output pins.
12.4 Port B
Port B is an 8-bit special function port that shares its pins with the 2-channel timer interface module (TIM)
(see Chapter 15 Timer Interface Module (TIM)), the 10-bit ADC (see Chapter 3 Analog-to-Digital
Converter (ADC10) Module), and the slave LIN interface controller (SLIC) module (see Chapter 14 Slave
Each port B pin also has a software configurable pullup device if the corresponding port pin is configured
as an input port.
12.4.1 Port B Data Register
The port B data register (PTB) contains a data latch for each of the port B pins.
PTB[7:0] — Port B Data Bits
These read/write bits are software programmable. Data direction of each port B pin is under the control
of the corresponding bit in data direction register B. Reset has no effect on port B data.
Table 12-1. Port A Pin Functions
PTAPUE
Bit
DDRA
Bit
PTA
Bit
I/O Pin
Mode
Accesses to DDRA
Accesses to PTA
Read/Write
Read
Write
10
X(1)
1. X = don’t care
Input, VPull
(2)
2. I/O pin pulled to VPull (VDD or VSS) by internal pullup or pulldown.
DDRA5–DDRA0
Pin
PTA5–PTA0(3)
3. Writing affects data register, but does not affect input.
00
X
Input, Hi-Z(4)
4. Hi-Z = high impedance
DDRA5–DDRA0
Pin
PTA5–PTA0(3)
X
1
X
Output
DDRA5–DDRA0
PTA5–PTA0
PTA5–PTA0(5)
5. Output does not apply to PTA2
Bit 76
5
4
3
2
1Bit 0
Read:
PTB7
PTB6
PTB5
PTB4
PTB3
PTB2
PTB1
PTB0
Write:
Reset:
Unaffected by reset
Figure 12-5. Port B Data Register (PTB)
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