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參數(shù)資料
| 型號： | MC9328MX1VH20 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 94/100頁 |
| 文件大小： | 0K |
| 描述： | IC MCU I.MX 200MHZ 256-MAPBGA |
| 標準包裝： | 152 |
| 系列： | i.MX1 |
| 核心處理器： | ARM9 |
| 芯體尺寸： | 32-位 |
| 速度： | 200MHz |
| 連通性： | EBI/EMI，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB |
| 外圍設(shè)備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 110 |
| 程序存儲器類型： | ROMless |
| 電壓 - 電源 (Vcc/Vdd)： | 1.7 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 256-LFBGA |
| 包裝： | 托盤 |
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Functional Description and Application Information
MC9328MX1 Technical Data, Rev. 7
Freescale Semiconductor
93
Figure 69. Sensor Output Data on Pixel Clock Rising Edge
CSI Latches Data on Pixel Clock Falling Edge
The limitation on pixel clock rise time / fall time are not specified. It should be calculated from the hold
time and setup time, according to:
Rising-edge latch data
max rise time allowed = (positive duty cycle - hold time)
max fall time allowed = (negative duty cycle - setup time)
In most of case, duty cycle is 50 / 50, therefore
max rise time = (period / 2 - hold time)
max fall time = (period / 2 - setup time)
For example: Given pixel clock period = 10ns, duty cycle = 50 / 50, hold time = 1ns, setup time = 1ns.
positive duty cycle = 10 / 2 = 5ns
=> max rise time allowed = 5 - 1 = 4ns
negative duty cycle = 10 / 2 = 5ns
=> max fall time allowed = 5 - 1 = 4ns
Table 42. Gated Clock Mode Timing Parameters
Ref No.
Parameter
Min
Max
Unit
1
csi_vsync to csi_hsync
180
–
ns
2
csi_hsync to csi_pixclk
1
–
ns
3
csi_d setup time
1
–
ns
4
csi_d hold time
1
–
ns
5
csi_pixclk high time
10.42
–
ns
6
csi_pixclk low time
10.42
–
ns
7
csi_pixclk frequency
0
48
MHz
VSYNC
HSYNC
PIXCLK
DATA[7:0]
Valid Data
1
2
3
4
5
6
7
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| MC9328MX21 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:i.MX family of microprocessors |
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