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參數(shù)資料
| 型號： | MC9S08DV128CLH |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 349/458頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 128K FLASH 64-LQFP |
| 標準包裝： | 160 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 53 |
| 程序存儲器容量： | 128KB（128K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 6K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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Chapter 18 Debug Module (S08DBGV3) (128K)
MC9S08DZ128 Series Data Sheet, Rev. 1
412
Freescale Semiconductor
18.4.4
Trigger Break Control (TBC)
The TBC is the main controller for the DBG module. Its function is to decide whether data should be stored
in the FIFO based on the trigger mode and the match signals from the comparator. The TBC also
determines whether a request to break the CPU should occur.
The TAG bit in DBGC controls whether CPU breakpoints are treated as tag-type or force-type breakpoints.
The TRGSEL bit in DBGT controls whether a comparator A or B match is further qualied by opcode
tracking logic. Each comparator has a separate circuit to track opcodes because the comparators could
correspond to separate instructions that could be propagating through the instruction queue at the same
time.
In end-type trace runs (BEGIN=0), when the comparator registers match, including the optional R/W
match, this signal goes to the CPU break logic where BRKEN determines whether a CPU break is
requested and the TAG control bit determines whether the CPU break will be a tag-type or force-type
breakpoint. When TRGSEL is set, the R/W qualied comparator match signal also passes through the
opcode tracking logic. If/when it propagates through this logic, it will cause a trigger to the ICE logic to
begin or end capturing information into the FIFO. In the case of an end-type (BEGIN=0) trace run, the
qualied comparator signal stops the FIFO from capturing any more information.
If a CPU breakpoint is also enabled, you would want TAG and TRGSEL to agree so that the CPU break
occurs at the same place in the application program as the FIFO stopped capturing information. If
TRGSEL was 0 and TAG was 1 in an end-type trace run, the FIFO would stop capturing as soon as the
comparator address matched, but the CPU would continue running until a TAG signal could propagate
through the CPUs instruction queue which could take a long time in the case where changes of ow caused
the instruction queue to be ushed. If TRGSEL was one and TAG was zero in an end-type trace run, the
CPU would break before the comparator match signal could propagate through the opcode tracking logic
to end the trace run.
In begin-type trace runs (BEGIN=1), the start of FIFO capturing is triggered by the qualied comparator
signals, and the CPU breakpoint (if enabled by BRKEN=1) is triggered when the FIFO becomes full. Since
this FIFO full condition does not correspond to the execution of a tagged instruction, it would not make
sense to use TAG=1 for a begin-type trace run.
18.4.4.1
Begin- and End-Trigger
The denition of begin- and end-trigger as used in the DBG module are as follows:
Begin-trigger: Storage in FIFO occurs after the trigger and continues until 8 locations are lled.
End-trigger: Storage in FIFO occurs until the trigger with the least recent data falling out of the
FIFO if more than 8 words are collected.
18.4.4.2
Arming the DBG Module
Arming occurs by enabling the DBG module by setting the DBGEN bit and by setting the ARM bit in the
DBGC register. The ARM bit in the DBGC register and the ARMF bit in the DBGS register are cleared
when the trigger condition is met in end-trigger mode or when the FIFO is lled in begin-trigger mode. In
the case of an end-trace where DBGEN=1 and BEGIN=0, ARM and ARMF are cleared by any reset to
相關PDF資料 |
PDF描述 |
|---|---|
| MC9S08DV128CLF | MCU 8BIT 128K FLASH 48-LQFP |
| COP8SAB728M8 | IC MCU OTP 8BIT 2K POR 28-SOIC |
| MC9S08AW48CFGE | IC MCU 48K FLASH 44-LQFP |
| H4CPC4DI | CONN H4 MATED PAIR 12AWG/4MM2 |
| H4CPC2DI | CONN H4 MATED PAIR 14AWG/2.5MM2 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC9S08DV128CLL | 功能描述:8位微控制器 -MCU 8 BIT 128K FLS CAN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| MC9S08DV128F2CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2CLL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2MLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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