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參數(shù)資料
| 型號： | MC9S08DV32CLC |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 171/414頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32K FLASH 2K RAM 32-LQFP |
| 標準包裝： | 250 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 25 |
| 程序存儲器容量： | 32KB（32K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 10x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤 |
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Chapter 12 Freescale’s Controller Area Network (S08MSCANV1)
MC9S08DV60 Series Data Sheet, Rev 3
252
Freescale Semiconductor
eld of the CAN frame, is received into the next available RxBG. If the MSCAN receives an invalid
message in its RxBG (wrong identier, transmission errors, etc.) the actual contents of the buffer will be
over-written by the next message. The buffer will then not be shifted into the FIFO.
When the MSCAN module is transmitting, the MSCAN receives its own transmitted messages into the
background receive buffer, RxBG, but does not shift it into the receiver FIFO, generate a receive interrupt,
or acknowledge its own messages on the CAN bus. The exception to this rule is in loopback mode (see
Section 12.3.2, “MSCAN Control Register 1 (CANCTL1)”) where the MSCAN treats its own messages
exactly like all other incoming messages. The MSCAN receives its own transmitted messages in the event
that it loses arbitration. If arbitration is lost, the MSCAN must be prepared to become a receiver.
An overrun condition occurs when all receive message buffers in the FIFO are lled with correctly
received messages with accepted identiers and another message is correctly received from the CAN bus
with an accepted identier. The latter message is discarded and an error interrupt with overrun indication
is generated if enabled (see Section 12.5.7.5, “Error Interrupt”). The MSCAN remains able to transmit
messages while the receiver FIFO is full, but all incoming messages are discarded. As soon as a receive
buffer in the FIFO is available again, new valid messages will be accepted.
12.5.3
Identier Acceptance Filter
The MSCAN identier acceptance registers (see Section 12.3.11, “MSCAN Identier Acceptance Control
Register (CANIDAC)”) dene the acceptable patterns of the standard or extended identier (ID[10:0] or
ID[28:0]). Any of these bits can be marked ‘don’t care’ in the MSCAN identier mask registers (see
A lter hit is indicated to the application software by a set receive buffer full ag (RXF = 1) and three bits
in the CANIDAC register (see Section 12.3.11, “MSCAN Identier Acceptance Control Register
(CANIDAC)”). These identier hit ags (IDHIT[2:0]) clearly identify the lter section that caused the
acceptance. They simplify the application software’s task to identify the cause of the receiver interrupt. If
more than one hit occurs (two or more lters match), the lower hit has priority.
A very exible programmable generic identier acceptance lter has been introduced to reduce the CPU
interrupt loading. The lter is programmable to operate in four different modes (see Bosch CAN 2.0A/B
protocol specication):
Two identier acceptance lters, each to be applied to:
— The full 29 bits of the extended identier and to the following bits of the CAN 2.0B frame:
– Remote transmission request (RTR)
– Identier extension (IDE)
– Substitute remote request (SRR)
— The 11 bits of the standard identier plus the RTR and IDE bits of the CAN 2.0A/B messages1.
This mode implements two lters for a full length CAN 2.0B compliant extended identier.
Figure 12-39 shows how the rst 32-bit lter bank (CANIDAR0–CANIDAR3,
CANIDMR0–CANIDMR3) produces a lter 0 hit. Similarly, the second lter bank
(CANIDAR4–CANIDAR7, CANIDMR4–CANIDMR7) produces a lter 1 hit.
1.Although this mode can be used for standard identifiers, it is recommended to use the four or eight identifier acceptance
filters for standard identifiers
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
| MC9S08DV32CLF | 功能描述:8位微控制器 -MCU 60K FLASH 4K RAM 48PIN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| MC9S08DV32CLH | 功能描述:8位微控制器 -MCU 60K FLASH 4K RAM 64PIN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| MC9S08DV32F1CLC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| MC9S08DV32F1CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| MC9S08DV32F1CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
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