if PRDIV8 = 0 — fFCLK
參數(shù)資料
型號： MC9S08GT60ACBE
廠商： Freescale Semiconductor
文件頁數(shù)： 257/302頁
文件大?。?/td> 0K
描述： IC MCU 60K FLASH 4K RAM 42-SDIP
標準包裝： 13
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 33
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數(shù)據(jù)轉換器： A/D 8x10b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 42-SDIP（0.600"，15.24mm）
包裝： 管件
產品目錄頁面： 730 (CN2011-ZH PDF)
配用： M68DEMO908GB60E-ND - BOARD DEMO MC9S08GB60
M68EVB908GB60E-ND - BOARD EVAL FOR MC9S08GB60
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Chapter 4 Memory
MC9S08GB60A Data Sheet, Rev. 2
58
Freescale Semiconductor
if PRDIV8 = 0 — fFCLK = fBus ÷ ([DIV5:DIV0] + 1)
Eqn. 4-1
if PRDIV8 = 1 — fFCLK = fBus ÷ (8 × ([DIV5:DIV0] + 1))
Eqn. 4-2
76
54
321
0
RDIVLD
PRDIV8
DIV5
DIV4
DIV3
DIV2
DIV1
DIV0
W
Reset
000
00
000
= Unimplemented or Reserved
Figure 4-4. Flash Clock Divider Register (FCDIV)
Table 4-6. FCDIV Field Descriptions
Field
Description
7
DIVLD
Divisor Loaded Status Flag — When set, this read-only status flag indicates that the FCDIV register has been
written since reset. Reset clears this bit and the first write to this register causes this bit to become set regardless
of the data written.
0 FCDIV has not been written since reset; erase and program operations disabled for flash.
1 FCDIV has been written since reset; erase and program operations enabled for flash.
6
PRDIV8
Prescale (Divide) Flash Clock by 8
0 Clock input to the flash clock divider is the bus rate clock.
1 Clock input to the flash clock divider is the bus rate clock divided by 8.
5
DIV[5:0]
Divisor for Flash Clock Divider — The flash clock divider divides the bus rate clock (or the bus rate clock
divided by 8 if PRDIV8 = 1) by the value in the 6-bit DIV5:DIV0 field plus one. The resulting frequency of the
internal flash clock must fall within the range of 200 kHz to 150 kHz for proper flash operations. Program/erase
timing pulses are one cycle of this internal flash clock, which corresponds to a range of 5
μs to 6.7 μs. The
automated programming logic uses an integer number of these pulses to complete an erase or program
operation. See Equation 4-1 and Equation 4-2. Table 4-7 shows the appropriate values for PRDIV8 and
DIV5:DIV0 for selected bus frequencies.
Table 4-7. Flash Clock Divider Settings
fBus
PRDIV8
(Binary)
DIV5:DIV0
(Decimal)
fFCLK
Program/Erase Timing Pulse
(5
μs Min, 6.7 μs Max)
20 MHz
1
12
192.3 kHz
5.2
μs
10 MHz
0
49
200 kHz
5
μs
8 MHz
0
39
200 kHz
5
μs
4 MHz
0
19
200 kHz
5
μs
2 MHz
0
9
200 kHz
5
μs
1 MHz
0
4
200 kHz
5
μs
200 kHz
0
200 kHz
5
μs
150 kHz
0
150 kHz
6.7
μs
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PDF描述
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