參數(shù)資料
型號： MC9S08JM60CLD
廠商： Freescale Semiconductor
文件頁數(shù)： 275/388頁
文件大小： 0K
描述： IC MCU 8BIT 60K FLASH 44-LQFP
產品培訓模塊： Flexis JM Family
S08JM60 8-Bit Microcontroller
Flexis JM™ USB Connectivity
USB Controller Continuum
標準包裝： 160
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 48MHz
連通性： I²C，LIN，SCI，SPI，USB
外圍設備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 33
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
RAM 容量： 4K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 8x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-LQFP
包裝： 托盤
產品目錄頁面： 727 (CN2011-ZH PDF)
配用： DEMOJM-ND - KIT DEMO FOR JM MCU FAMILY
DEMOJMSKT-ND - BOARD DEMO S08JM CARD W/SOCKET
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Development Support
MC9S08JM60 Series Data Sheet, Rev. 3
346
Freescale Semiconductor
18.4.3.7
Debug Control Register (DBGC)
This register can be read or written at any time.
7
654
321
0
R
DBGEN
ARM
TAG
BRKEN
RWA
RWAEN
RWB
RWBEN
W
Reset
0
000
Figure 18-7. Debug Control Register (DBGC)
Table 18-4. DBGC Register Field Descriptions
Field
Description
7
DBGEN
Debug Module Enable — Used to enable the debug module. DBGEN cannot be set to 1 if the MCU is secure.
0DBG disabled
1 DBG enabled
6
ARM
Arm Control — Controls whether the debugger is comparing and storing information in the FIFO. A write is used
to set this bit (and ARMF) and completion of a debug run automatically clears it. Any debug run can be manually
stopped by writing 0 to ARM or to DBGEN.
0 Debugger not armed
1 Debugger armed
5
TAG
Tag/Force Select — Controls whether break requests to the CPU will be tag or force type requests. If
BRKEN = 0, this bit has no meaning or effect.
0 CPU breaks requested as force type requests
1 CPU breaks requested as tag type requests
4
BRKEN
Break Enable — Controls whether a trigger event will generate a break request to the CPU. Trigger events can
cause information to be stored in the FIFO without generating a break request to the CPU. For an end trace, CPU
break requests are issued to the CPU when the comparator(s) and R/W meet the trigger requirements. For a
begin trace, CPU break requests are issued when the FIFO becomes full. TRGSEL does not affect the timing of
CPU break requests.
0 CPU break requests not enabled
1 Triggers cause a break request to the CPU
3
RWA
R/W Comparison Value for Comparator A — When RWAEN = 1, this bit determines whether a read or a write
access qualifies comparator A. When RWAEN = 0, RWA and the R/W signal do not affect comparator A.
0 Comparator A can only match on a write cycle
1 Comparator A can only match on a read cycle
2
RWAEN
Enable R/W for Comparator A — Controls whether the level of R/W is considered for a comparator A match.
0 R/W is not used in comparison A
1 R/W is used in comparison A
1
RWB
R/W Comparison Value for Comparator B — When RWBEN = 1, this bit determines whether a read or a write
access qualifies comparator B. When RWBEN = 0, RWB and the R/W signal do not affect comparator B.
0 Comparator B can match only on a write cycle
1 Comparator B can match only on a read cycle
0
RWBEN
Enable R/W for Comparator B — Controls whether the level of R/W is considered for a comparator B match.
0 R/W is not used in comparison B
1 R/W is used in comparison B
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