參數(shù)資料
型號: MC9S08RC60FDE
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, QCC48
封裝: 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, MO-220VKKD-2, TQFN-48
文件頁數(shù): 110/234頁
文件大小: 1758K
代理商: MC9S08RC60FDE
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Development Support
MC9S08RC/RD/RE/RG Data Sheet, Rev. 1.11
198
Freescale Semiconductor
15.4.1.2
BDC Breakpoint Match Register (BDCBKPT)
This 16-bit register holds the address for the hardware breakpoint in the BDC. The BKPTEN and FTS
control bits in BDCSCR are used to enable and congure the breakpoint logic. Dedicated serial BDC
commands (READ_BKPT and WRITE_BKPT) are used to read and write the BDCBKPT register but is
not accessible to user programs because it is not located in the normal memory map of the MCU.
Breakpoints are normally set while the target MCU is in active background mode before running the user
application program. For additional information about setup and use of the hardware breakpoint logic in
15.4.2
System Background Debug Force Reset Register (SBDFR)
This register contains a single write-only control bit. A serial active background mode command such as
WRITE_BYTE must be used to write to SBDFR. Attempts to write this register from a user program are
ignored. Reads always return 0x00.
2
WS
Wait or Stop Status — When the target CPU is in wait or stop mode, most BDC commands cannot function.
However, the BACKGROUND command can be used to force the target CPU out of wait or stop and into active
background mode where all BDC commands work. Whenever the host forces the target MCU into active
background mode, the host should issue a READ_STATUS command to check that BDMACT = 1 before
attempting other BDC commands.
0 Target CPU is running user application code or in active background mode (was not in wait or stop mode when
background became active)
1 Target CPU is in wait or stop mode, or a BACKGROUND command was used to change from wait or stop to
active background mode
1
WSF
Wait or Stop Failure Status — This status bit is set if a memory access command failed due to the target CPU
executing a wait or stop instruction at or about the same time. The usual recovery strategy is to issue a
BACKGROUND command to get out of wait or stop mode into active background mode, repeat the command
that failed, then return to the user program. (Typically, the host would restore CPU registers and stack values and
re-execute the wait or stop instruction.)
0 Memory access did not conict with a wait or stop instruction
1 Memory access command failed because the CPU entered wait or stop mode
0
DVF
Data Valid Failure Status — This status bit is not used in the MC9S08RC/RD/RE/RG because it does not have
any slow access memory.
0 Memory access did not conict with a slow memory access
1 Memory access command failed because CPU was not nished with a slow memory access
Table 15-2. BDCSCR Register Field Descriptions (continued)
Field
Description
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PDF描述
MC9S08RE60DWE 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO28
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MC9S08RE60FJE 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32
MC9S08RC60DWE 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO28
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MC9S08RC60PE 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers