參數(shù)資料
型號(hào)： MC9S12C32CFAE25
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 430/690頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32K FLASH 25MHZ 48-LQFP
標(biāo)準(zhǔn)包裝： 250
系列： HCS12
核心處理器： HCS12
芯體尺寸： 16-位
速度： 25MHz
連通性： CAN，EBI/EMI，SCI，SPI
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 31
程序存儲(chǔ)器容量： 32KB（32K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.35 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-LQFP
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 731 (CN2011-ZH PDF)
配用： CML12C32SLK-ND - KIT STUDENT LEARNING 16BIT HCS12
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Chapter 17 16 Kbyte Flash Module (S12FTS16KV1)
486
MC9S12C-Family / MC9S12GC-Family
Freescale Semiconductor
Rev 01.24
All bits read 0 and are not writable.
17.4
Functional Description
17.4.1
Flash Command Operations
Write operations are used for the program, erase, and erase verify algorithms described in this section. The
program and erase algorithms are controlled by a state machine whose timebase FCLK is derived from the
oscillator clock via a programmable divider. The FCMD register as well as the associated FADDR and
FDATA registers operate as a buffer and a register (2-stage FIFO) so that a new command along with the
necessary data and address can be stored to the buffer while the previous command is still in progress. This
pipelined operation allows a time optimization when programming more than one word on a specic row,
as the high voltage generation can be kept active in between two programming commands. The pipelined
operation also allows a simplication of command launching. Buffer empty as well as command
completion are signalled by ags in the FSTAT register with corresponding interrupts generated, if
enabled.
The next sections describe:
How to write the FCLKDIV register
Command write sequence used to program, erase or erase verify the Flash array
Valid Flash commands
Errors resulting from illegal Flash operations
17.4.1.1
Writing the FCLKDIV Register
Prior to issuing any Flash command after a reset, it is rst necessary to write the FCLKDIV register to
divide the oscillator clock down to within the 150-kHz to 200-kHz range. Since the program and erase
timings are also a function of the bus clock, the FCLKDIV determination must take this information into
account.
If we dene:
FCLK as the clock of the Flash timing control block
Tbus as the period of the bus clock
INT(x) as taking the integer part of x (e.g., INT(4.323) = 4),
Module Base + 0x000F
76543210
R
00000000
W
Reset
00000000
= Unimplemented or Reserved
Figure 17-20. RESERVED6
相關(guān)PDF資料
PDF描述
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