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參數(shù)資料
| 型號： | MC9S12P32CLHR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BCD, LQFP-64 |
| 文件頁數(shù)： | 102/564頁 |
| 文件大?。?/td> | 7066K |
| 代理商： | MC9S12P32CLHR |
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S12S Debug Module (S12SDBGV2)
S12P-Family Reference Manual, Rev. 1.12
190
Freescale Semiconductor
6.5.2
Scenario 1
A trigger is generated if a given sequence of 3 code events is executed.
Figure 6-27. Scenario 1
Scenario 1 is possible with S12SDBGV1 SCR encoding
6.5.3
Scenario 2
A trigger is generated if a given sequence of 2 code events is executed.
Figure 6-28. Scenario 2a
A trigger is generated if a given sequence of 2 code events is executed, whereby the rst event is entry into
a range (COMPA,COMPB congured for range mode). M1 is disabled in range modes.
Figure 6-29. Scenario 2b
A trigger is generated if a given sequence of 2 code events is executed, whereby the second event is entry
into a range (COMPA,COMPB congured for range mode)
Figure 6-30. Scenario 2c
All 3 scenarios 2a,2b,2c are possible with the S12SDBGV1 SCR encoding
State1
Final State
State3
State2
SCR1=0011
SCR2=0010
SCR3=0111
M1
M2
M0
State1
Final State
State2
SCR1=0011
SCR2=0101
M1
M2
State1
Final State
State2
SCR1=0111
SCR2=0101
M01
M2
State1
Final State
State2
SCR1=0010
SCR2=0011
M2
M0
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