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參數(shù)資料
| 型號(hào)： | MCF5232CAB80 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Integrated Microprocessor Hardware Specification |
| 中文描述： | 集成的微處理器，硬件規(guī)格 |
| 文件頁(yè)數(shù)： | 36/46頁(yè) |
| 文件大小： | 988K |
| 代理商： | MCF5232CAB80 |
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MCF523x Integrated Microprocessor Hardware Specification, Rev. 2
Preliminary Electrical Characteristics
Freescale Semiconductor
36
7.9
Table 16
lists specifications for the I
2
C input timing parameters shown in
Figure 18
.
Table 16. I
2
C Input Timing Specifications between I2C_SCL and I2C_SDA
I
2
C Input/Output Timing Specifications
Table 17
lists specifications for the I
2
C output timing parameters shown in
Figure 18
.
Table 17. I
2
C Output Timing Specifications between I2C_SCL and I2C_SDA
Figure 18
shows timing for the values in
Table 16
and
Table 17
.
Num
Characteristic
Min
Max
Units
I1
Start condition hold time
2
—
t
cyc
I2
Clock low period
8
—
t
cyc
I3
I2C_SCL/I2C_SDA rise time (V
IL
= 0.5 V to V
IH
= 2.4 V)
—
1
ms
I4
Data hold time
0
—
ns
I5
I2C_SCL/I2C_SDA fall time (V
IH
= 2.4 V to V
IL
= 0.5 V)
—
1
ms
I6
Clock high time
4
—
t
cyc
I7
Data setup time
0
—
ns
I8
Start condition setup time (for repeated start condition only)
2
—
t
cyc
I9
Stop condition setup time
2
—
t
cyc
Num
Characteristic
Min
Max
Units
I1
1
1
Note: Output numbers depend on the value programmed into the IFDR; an IFDR programmed with
the maximum frequency (IFDR = 0x20) results in minimum output timings as shown in
Table 17
. The
I
2
C interface is designed to scale the actual data transition time to move it to the middle of the
I2C_SCL low period. The actual position is affected by the prescale and division values programmed
into the IFDR; however, the numbers given in
Table 17
are minimum values.
Because I2C_SCL and I2C_SDA are open-collector-type outputs, which the processor can only
actively drive low, the time I2C_SCL or I2C_SDA take to reach a high level depends on external
signal capacitance and pull-up resistor values.
Specified at a nominal 50-pF load.
Start condition hold time
6
—
t
cyc
I2
1
Clock low period
10
—
t
cyc
I3
2
2
I2C_SCL/I2C_SDA rise time (V
IL
= 0.5 V to V
IH
= 2.4 V)
—
—
μs
I4
1
Data hold time
7
—
t
cyc
I5
3
3
I2C_SCL/I2C_SDA fall time (V
IH
= 2.4 V to V
IL
= 0.5 V)
—
3
ns
I6
1
Clock high time
10
—
t
cyc
I7
1
Data setup time
2
—
t
cyc
I8
1
Start condition setup time (for repeated start condition only)
20
—
t
cyc
I9
1
Stop condition setup time
10
—
t
cyc
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