參數(shù)資料
型號(hào)： MCF5249CVF140
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
封裝： 15 X 15 MM, 1 MM PITCH, MAPBGA-160
文件頁(yè)數(shù)： 213/459頁(yè)
文件大小： 5952K
代理商： MCF5249CVF140
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17-8
MCF5249UM
MOTOROLA
Serial Audio Interface (IIS/EIAJ)
SIZE
7,6
See notes 3, 4, and 8 following bit these descriptions.
00: 16 bits
01: 18 bits
10: 20 bits
11: zero
MODE
5
1 = Sony, EIAJ mode
0 = Philips IIS mode
LRCK
FREQUENCY
4,.3,2
100: 64 bit clocks / word clock
010: 48 bit clocks / word clock
000: 32 bit clocks / word clock
Other settings: reserved, undefined
LRCK INVERT
1
See note 5 following bit these descriptions.
1 = Invert on word clock
0 = No invert on word clock
SCLK INVERT
0
See note 6following bit these descriptions.
1 = Invert on bit clock
0 = No invert on bit clock
Note:
1. Audio Clk is normally 16.93 MHz. Actual value given Table 4-4 on page 5. When divided SYSCLOCK is selected as SCLK
output, LRCK will be output too, and is divided from SCLK, using division factor defined by field 4,3,2 - LRCK frequency.
Note:
2. When bit 11 is set, FIFO is in reset condition. The FIFO is always re-set to “1 sample remaining”. The value of the remaining
one sample will be all-zero.
Note:
3. When Philips IIS mode is selected, 16-18-20 bits should yield same result.
Note:
4. Internal interface in MCF5249 is 40 bits / sample (20 left + 20 right). 16, 18 bit words are padded with zeros
Note:
5. LRCK invert will invert the incoming LRCK signal between the pin and the serial data receiver and transmitter
Note:
6. SCLK invert will invert the incoming SCLK signal between the pin and the serial data receiver and transmitter.
Note:
7. Reset to one sample remaining is used to synchronize the data transfer from one input interface to another output interface
running at the same frequency.
Note:
8. “zero” means data is transferred at the sampling frequency, with all data cleared down to digital zero.
Note:
9. PDOR1, PDOR2, PDOR3: ColdFire data out registers.
Note:
10. Serial data transmit / receive interfaces have no limit on minimum incoming or outgoing sampling frequency. The maximum
SCLK frequency is limited to 1/3 of the internal system clock (CPUclk/2). Mark/space ratio should be equal or better than
38/62.
Note:
11. Reprogramming bits 15-12 during functional operation is not allowed. Reprogramming only allowed while FIFO is in reset
condition (bit 11 set ‘1’)
Note:
12. When “digital zero” is selected as source, the FIFO outputs “zero” on its outgoing data bus, regardless of the input side and
content of the FIFO. No FIFO related exceptions are generated.
Note:
13. When the FIFO leaves the reset state, because the user writes a “normal operation” state into the control register, while
previous state was reset state, the FIFO is kept in reset until the first long-word is written to it. As a result, the “start” of
the normal operation is synchronized with the writing of the first data into the fifo.
Note:
14. When IIS/Sony interface LRCK/SCLK is set in “follow IIS” mode, the bit clock and word clock become exactly identical to bit
and word clock of followed interface. If e.g. LRCK/SCLK for IIS interface 2 is set in “follow IIS1”, the DAC or AD connected
to IIS2 can use bit clock and word clock of IIS1. Bit and word clock for IIS2 can be used as gpio.
Note:
15. Bit 16 extends the Tx FIFO control bit and the bit order becomes 16, 10, 9, 8.
Note:
16. These bits should be programmed zero for normal operation. For interface1 receiver, it is possible to use the special
EF/CFLG insertion mode, by setting bit 18 = 1. This mode is intended to interface with Philips CD decoders (SAA7345 and
successors). When this mode is used, IIS1CONFIG must be programmed to “Sony” mode, 16 bits. The SAA7345 must also
be programmed to “Sony” mode, 16 bits. The CFLG flag coming from SAA7345 must be connected with CFLG input. The
EF flag coming from SAA7345 must be connected with EF input. If all this is done correctly, the device will receive the 16
MSB ‘s of the incoming data in bits [17:2] of the received serial data. Bit [1] of the received data is the EF flag of the
corresponding word, as output by SAA7345. Bit [1] will be set if the MSB or the LSB or both are flagged. Bit [0] of the
received data is the CFLG flag of the corresponding word, as output by SAA7345. These flags can be used for
implementing an electronic shock protection FIFO.
Table 17-7 IIS Configuration Bit Descriptions (Continued)
BIT NAME
BITS
DESCRIPTION
相關(guān)PDF資料
PDF描述
MCF5249VM140 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
MCF5249VF140 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
MCF5251CDVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251CEVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251EVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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MCF5249LAG120 功能描述:微處理器 - MPU MCF5249 V2CORE 96KSRAM RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
MCF5249LCAG120 功能描述:32位微控制器 - MCU MCF5249 V2CORE 96KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲(chǔ)器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT
MCF5249LPV120 功能描述:IC MPU 32BIT 140MHZ COLDF144LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF524x 標(biāo)準(zhǔn)包裝:250 系列:56F8xxx 核心處理器:56800E 芯體尺寸:16-位 速度:60MHz 連通性:CAN，SCI，SPI 外圍設(shè)備:POR，PWM，溫度傳感器，WDT 輸入/輸出數(shù):21 程序存儲(chǔ)器容量:40KB（20K x 16） 程序存儲(chǔ)器類型:閃存 EEPROM 大小:- RAM 容量:6K x 16 電壓 - 電源 (Vcc/Vdd):2.25 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 6x12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 125°C 封裝/外殼:48-LQFP 包裝:托盤(pán) 配用:MC56F8323EVME-ND - BOARD EVALUATION MC56F8323
MCF5249PB 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:system controller/decoder
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