參數(shù)資料
型號： MCF5253VM140
廠商： Freescale Semiconductor
文件頁數(shù)： 10/34頁
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描述： IC MCU 32BIT 225-MAPBGA
標(biāo)準(zhǔn)包裝： 160
系列： MCF525x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 140MHz
連通性： CAN，EBI/EMI，I²C，QSPI，UART/USART，USB OTG
外圍設(shè)備： DMA，WDT
程序存儲器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.08 V ~ 1.32 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 6x12b
振蕩器型： 外部
工作溫度： -20°C ~ 70°C
封裝/外殼： 225-LFBGA
包裝： 托盤
Electrical Specifications
MCF5253 ColdFire Processor Data Sheet: Technical Data, Rev. 4
18
Freescale Semiconductor
4.5
BDM and JTAG Timing
Table 16 provides the BDM timing parameters.
Figure 5 provides the JTAG timing diagram and Table 17 provides the JTAG timing parameters.
Figure 5. JTAG Timing Diagram
1 Note that output data may go invalid before rising edge of the clock. To clock data in reliably, you need to sample data, for
example, 2 ns before rising edge of clock.
2 Timing figure given takes 50% margin for noise and uncertainty on pin capacitance. Simulated clock-to-data, not taking noise
effects into account is 2.7 ns.
Table 16. BDM Interface Timing Parameters
Characteristic
Min
Max
Units
Clock period for DSCLK clock
—
5T1
1 T denotes the CPU clock period. E.g. if the CPU is running at 100 MHz, T = 10 ns
ns
Set-up time DSI, BKPT, to DSCLK rising edge
4.0
—
ns
Hold time DSI, BKPT to DSCLK rising edge
—
T+ 4.0
ns
Propagation delay DSCLK rising edge to TDO/DSO change
3T
4T + 32
ns
TDI, TMS
TCK
J1
J2A
J4
J2B
J3A
J3B
J5
J6
J7
J1
J11
J9
J12
J10
Boundary Scan
Data Input
Boundary Scan
Data Output
TRST
TDO
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PDF描述
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參數(shù)描述
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