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參數(shù)資料
| 型號： | MCF5270CVM150J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 115/626頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 150MHZ 196-MAPBGA |
| 標準包裝： | 126 |
| 系列： | MCF527x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 150MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 97 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 64K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.4 V ~ 1.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 196-LBGA |
| 包裝： | 托盤 |
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Memory Map/Register Definition
MCF5271 Reference Manual, Rev. 2
Freescale Semiconductor
11-3
11.2.1 Register Descriptions
11.2.1.1 Internal Peripheral System Base Address Register (IPSBAR)
The IPSBAR specifies the base address for the 1 Gbyte memory space associated with the on-chip
peripherals. At reset, the base address is loaded with a default location of 0x4000_0000 and
marked as valid (IPSBAR[V]=1). If desired, the address space associated with the internal
modules can be moved by loading a different value into the IPSBAR at a later time.
If an address “hits” in overlapping memory regions, the following priority is used to determine
what memory is accessed:
1. IPSBAR
2. RAMBAR
3. Cache
4. SDRAM
5. Chip Selects
NOTE
This is the list of memory access priorities when viewed from the
processor core.
See Figure 11-1 and Table 11-2 for descriptions of the bits in IPSBAR.
0x00_0030
GPACR
—
0x00_0034
—
0x00_0038
—
0x00_003C
—
1 The LPICR register is described in Chapter 8, “Power Management."
2 The DMAREQC register is described in Chapter 14, “DMA Controller Module.”
Table 11-1. SCM Register Map (Continued)
IPSBAR
Offset
[31:24]
[23:16]
[15:8]
[7:0]
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