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參數(shù)資料
| 型號： | MCF5407FT220 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 231/546頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32B 220MHZ COLDF 208-FQFP |
| 標準包裝： | 24 |
| 系列： | MCF540x |
| 核心處理器： | Coldfire V4 |
| 芯體尺寸： | 32-位 |
| 速度： | 220MHz |
| 連通性： | EBI/EMI，I²C，UART/USART |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.65 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 包裝： | 托盤 |
| 配用： | M5407C3-ND - KIT EVAL FOR MCF5407 W/ETHERNET |
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11-38
MCF5407 User’s Manual
SDRAM Example
11.5.5 Mode Register Initialization
When DACR[IMRS] is set, a bus cycle initializes the mode register. If the mode register
setting is read on A[10:0] of the SDRAM on the rst bus cycle, the bit settings on the
corresponding MCF5407 address pins must be determined while being aware of masking
requirements.
Table 11-37 lists the desired initialization setting:
Next, this information is mapped to an address to determine the hexadecimal value.
Although A[31:20] corresponds to the address programmed in DACR0, according to how
DACR0 and DMR0 are initialized, bit 19 must be set to hit in the SDRAM. Thus, before
the mode register bit is set, DMR0[19] must be set to enable masking.
Table 11-37. Mode Register Initialization
MCF5407 Pins
SDRAM Pins
Mode Register Initialization
A20
A10
Reserved
X
A19
A9
WB
0
A18
A8
Opmode
0
A17
A7
Opmode
0
A9
A6
CASL
0
A10
A5
CASL
0
A11
A4
CASL
1
A12
A3
BT
0
A13
A2
BL
0
A14
A1
BL
0
A15
A0
BL
0
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Field
Setting
XXXXXXXXXXXX
0
X
(hex)
0000
15
14
13
12
11
10
9876543210
Field
V
Setting
0000100
XXXXXXXXX
(hex)
0800
Figure 11-29. Mode Register Mapping to MCF5407 A[31:0]
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