參數(shù)資料
型號(hào)： MCIMX281AVM4B
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 454 MHz, RISC PROCESSOR, PBGA289
封裝： 14 X 14 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-289
文件頁(yè)數(shù)： 28/72頁(yè)
文件大?。?/td> 915K
代理商： MCIMX281AVM4B
i.MX28 Applications Processors Data Sheet for Automotive Products, Rev. 1
34
Freescale Semiconductor
3.5.4.1
ENET MII Mode Timing
This subsection describes MII receive, transmit, asynchronous inputs, and serial management signal
timings.
3.5.4.1.1
MII Receive Signal Timing (ENET0_RXD[3:0], ENET0_RX_DV, ENET0_RX_ER,
and ENET0_RX_CLK)
The receiver functions correctly up to an ENET0_RX_CLK maximum frequency of 25 MHz + 1%. There
is no minimum frequency requirement. Additionally, the processor clock frequency must exceed twice the
ENET0_RX_CLK frequency.
Figure 9 shows MII receive signal timings. Table 39 describes the timing parameters (M1–M4) shown in
the figure.
Figure 9. MII Receive Signal Timing Diagram
1 ENET0_RX_DV, ENET0_RX_CLK, and ENET0_RXD0 have the same timing in 10 Mbps 7-wire interface mode.
3.5.4.1.2
MII Transmit Signal Timing (ENET0_TXD[3:0], ENET0_TX_EN,
ENET0_TX_ER, and ENET0_TX_CLK)
The transmitter functions correctly up to an ENET0_TX_CLK maximum frequency of 25 MHz + 1%.
There is no minimum frequency requirement. Additionally, the processor clock frequency must exceed
twice the ENET0_TX_CLK frequency.
Table 39. MII Receive Signal Timing
ID
Characteristic1
Min.
Max.
Unit
M1
ENET0_RXD[3:0], ENET0_RX_DV, ENET0_RX_ER to
ENET0_RX_CLK setup
5—
ns
M2
ENET0_RX_CLK to ENET0_RXD[3:0], ENET0_RX_DV,
ENET0_RX_ER hold
5—
ns
M3
ENET0_RX_CLK pulse width high
35%
65%
ENET0_RX_CLK
period
M4
ENET0_RX_CLK pulse width low
35%
65%
ENET0_RX_CLK
period
ENET0_RX_CLK (input)
ENET0_RXD[3:0] (inputs)
ENET0_RX_DV
ENET0_RX_ER
M3
M4
M1
M2
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參數(shù)描述
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