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參數(shù)資料
| 型號： | MCIMX31LCVKN5D |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 71/118頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU I.MX31L CONSMR 457MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 152 |
| 系列： | i.MX31 |
| 核心處理器： | ARM11 |
| 芯體尺寸： | 32-位 |
| 速度： | 532MHz |
| 連通性： | 1 線，ATA，EBI/EMI，F(xiàn)IR，I²C，MMC/SD，PCMCIA，SIM，SPI，SSI，UART/USART，USB，USB OTG |
| 外圍設(shè)備： | DMA，LCD，POR，PWM，WDT |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 16K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.22 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 457-LFBGA |
| 包裝： | 托盤 - 晶粒 |
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MCIMX31/MCIMX31L Technical Data, Rev. 4.3
56
Freescale Semiconductor
Electrical Characteristics
4.3.14.2.2
Gated Clock Mode
The SENSB_VSYNC, SENSB_HSYNC, and SENSB_PIX_CLK signals are used in this mode. See
Figure 42. Gated Clock Mode Timing Diagram
A frame starts with a rising edge on SENSB_VSYNC (all the timings correspond to straight polarity of the
corresponding signals). Then SENSB_HSYNC goes to high and hold for the entire line. Pixel clock is
valid as long as SENSB_HSYNC is high. Data is latched at the rising edge of the valid pixel clocks.
SENSB_HSYNC goes to low at the end of line. Pixel clocks then become invalid and the CSI stops
receiving data from the stream. For next line the SENSB_HSYNC timing repeats. For next frame the
SENSB_VSYNC timing repeats.
4.3.14.2.3
Non-Gated Clock Mode
The timing is the same as the gated-clock mode (described in Section 4.3.14.2.2, “Gated Clock Mode”),
except for the SENSB_HSYNC signal, which is not used. See Figure 43. All incoming pixel clocks are
valid and will cause data to be latched into the input FIFO. The SENSB_PIX_CLK signal is inactive (states
low) until valid data is going to be transmitted over the bus.
Figure 43. Non-Gated Clock Mode Timing Diagram
SENSB_VSYNC
SENSB_HSYNC
SENSB_PIX_CLK
SENSB_DATA[9:0]
invalid
1st byte
n+1th frame
invalid
1st byte
nth frame
Active Line
Start of Frame
SENSB_VSYNC
SENSB_PIX_CLK
SENSB_DATA[7:0]
invalid
1st byte
n+1th frame
invalid
1st byte
nth frame
Start of Frame
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