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參數(shù)資料
| 型號： | MCIMX357DVM5BR2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 117/147頁 |
| 文件大小： | 0K |
| 描述： | IC MPU I.MX35 400MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | i.MX35 |
| 核心處理器： | ARM11 |
| 芯體尺寸： | 32-位 |
| 速度： | 532MHz |
| 連通性： | 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB OTG |
| 外圍設(shè)備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 96 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 128K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.33 V ~ 1.47 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -20°C ~ 70°C |
| 封裝/外殼： | 400-LFBGA |
| 包裝： | 帶卷 (TR) |
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i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 10
Freescale Semiconductor
71
Figure 50 depicts the synchronous display interface timing for access level, and Table 56 lists the timing
parameters. The DISP3_IF_CLK_DOWN_WR and DISP3_IF_CLK_UP_WR parameters are set via the
DI_DISP3_TIME_CONF Register.
Figure 50. Synchronous Display Interface Timing Diagram—Access Level
IP9
Horizontal blank interval 1
Thbi1
BGXP
× Tdpcp
ns
IP10
Horizontal blank interval 2
Thbi2
(SCREEN_WIDTH – BGXP – FW)
× Tdpcp
ns
IP11
HSYNC delay
Thsd
H_SYNC_DELAY
× Tdpcp
ns
IP12
Screen height
Tsh
(SCREEN_HEIGHT + 1)
× Tsw
ns
IP13
VSYNC width
Tvsw
if V_SYNC_WIDTH_L = 0 than
(V_SYNC_WIDTH + 1)
× Tdpcp
else
(V_SYNC_WIDTH + 1)
× Tsw
ns
IP14
Vertical blank interval 1
Tvbi1
BGYP
× Tsw
ns
IP15
Vertical blank interval 2
Tvbi2
(SCREEN_HEIGHT – BGYP – FH)
× Tsw
ns
1 Display interface clock period immediate value
Display interface clock period average value.
Table 55. Synchronous Display Interface Timing Parameters—Pixel Level (continued)
ID
Parameter
Symbol
Value
Units
Tdicp
T
HSP_CLK
DISP3_IF_CLK_PER_WR
HSP_CLK_PERIOD
------------------------------------------------------------------
=
IP19
DISPB_D3_CLK
DISPB_DATA
IP18
IP20
DISPB_D3_VSYNC
IP17
IP16
DISPB_D3_DRDY
DISPB_D3_HSYNC
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