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參數(shù)資料
| 型號： | MD80C32E-36SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 36 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁數(shù)： | 43/336頁 |
| 文件大?。?/td> | 8801K |
| 代理商： | MD80C32E-36SBD |
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137
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
Figure 17-11. PSC input filtering.
17.9.1.2
Signal polarity
One can select the active edge (edge modes) or the active level (level modes). See PELEVnx bit description in
If PELEVnx bit set, the significant edge of PSCn Input A or B is rising (edge modes) or the active level is high (level
modes) and vice versa for unset/falling/low.
- In 2- or 4-ramp mode, PSCn Input A is taken into account only during Dead-Time0 and On-Time0 period (respec-
tively Dead-Time1 and On-Time1 for PSCn Input B)
- In 1-ramp-mode PSC Input A or PSC Input B act on the whole ramp
17.9.1.3
Input mode operation
Thanks to four configuration bits (PRFM3:0), it is possible to define the mode of the PSC inputs.
Note: All following examples are given with rising edge or high level active inputs.
Digital
filter
4 x CLK
PSC input
module X
Ouput
stage
PSCOUTnX
PIN
PSC Module n input
CLKPSC
PSC
Table 17-5.
PSC Input mode operation.
PRFMn2:0
Description
000b
No action, PSC Input is ignored
001b
Disactivate module n Outputs A
010b
Disactivate module n Output B
011b
Disactivate module n Output A & B
10x
Disactivate all PSC Output
11xb
Halt PSC and Wait for Software Action
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