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參數(shù)資料
| 型號： | MD80C52CXXX-12SCD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁數(shù)： | 9/298頁 |
| 文件大?。?/td> | 8529K |
| 代理商： | MD80C52CXXX-12SCD |
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106
ATmega8A [DATASHEET]
8159E–AVR–02/2013
Figure 18-6. Fast PWM Mode, Timing Diagram
The Timer/Counter Overflow Flag (TOV2) is set each time the counter reaches MAX. If the interrupt is enabled, the
interrupt handler routine can be used for updating the compare value.
In fast PWM mode, the compare unit allows generation of PWM waveforms on the OC2 pin. Setting the COM21:0
bits to 2 will produce a non-inverted PWM and an inverted PWM output can be generated by setting the COM21:0
to 3 (see Table 18-4 on page 113). The actual OC2 value will only be visible on the port pin if the data direction for
the port pin is set as output. The PWM waveform is generated by setting (or clearing) the OC2 Register at the
Compare Match between OCR2 and TCNT2, and clearing (or setting) the OC2 Register at the timer clock cycle the
counter is cleared (changes from MAX to BOTTOM).
The PWM frequency for the output can be calculated by the following equation:
The N variable represents the prescaler factor (1, 8, 32, 64, 128, 256, or 1024).
The extreme values for the OCR2 Register represent special cases when generating a PWM waveform output in
the fast PWM mode. If the OCR2 is set equal to BOTTOM, the output will be a narrow spike for each MAX+1 timer
clock cycle. Setting the OCR2 equal to MAX will result in a constantly high or low output (depending on the polarity
of the output set by the COM21:0 bits.)
A frequency (with 50% duty cycle) waveform output in fast PWM mode can be achieved by setting OC2 to toggle
its logical level on each Compare Match (COM21:0 = 1). The waveform generated will have a maximum frequency
of f
oc2 = fclk_I/O/2 when OCR2 is set to zero. This feature is similar to the OC2 toggle in CTC mode, except the dou-
ble buffer feature of the Output Compare unit is enabled in the fast PWM mode.
18.7.4
Phase Correct PWM Mode
The phase correct PWM mode (WGM21:0 = 1) provides a high resolution phase correct PWM waveform genera-
tion option. The phase correct PWM mode is based on a dual-slope operation. The counter counts repeatedly from
BOTTOM to MAX and then from MAX to BOTTOM. In non-inverting Compare Output mode, the Output Compare
(OC2) is cleared on the Compare Match between TCNT2 and OCR2 while upcounting, and set on the Compare
Match while downcounting. In inverting Output Compare mode, the operation is inverted. The dual-slope operation
TCNTn
OCRn Update
and
TOVn Interrupt Flag Set
1
Period
2
3
OCn
(COMn1:0 = 2)
(COMn1:0 = 3)
OCRn Interrupt Flag Set
4
5
6
7
fOCnPWM
f
clk_I/O
N 256
------------------
=
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