參數(shù)資料
型號(hào)： MD80C52CXXX-20
廠商： TEMIC SEMICONDUCTORS
元件分類(lèi)： 微控制器/微處理器
英文描述： 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40
文件頁(yè)數(shù)： 177/1021頁(yè)
文件大?。?/td> 15196K
代理商： MD80C52CXXX-20
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238
32072H–AVR32–10/2012
AT32UC3A3
16.8.5
Low Power Register
Register Name:LPR
Access Type:
Read/Write
Offset:
0x10
Reset Value:
0x00000000
TIMEOUT: Time to Define when Low Power Mode Is Enabled
DS: Drive Strength (only for low power SDRAM)
This field is transmitted to the SDRAM during initialization to select the SDRAM strength of data output. This parameter must be
set according to the SDRAM device specification.
After initialization, as soon as this field is modified and self refresh mode is activated, the Extended Mode Register of the
SDRAM device is accessed automatically and its DS parameter value is updated before entry in self refresh mode.
TCSR: Temperature Compensated Self Refresh (only for low power SDRAM)
This field is transmitted to the SDRAM during initialization to set the refresh interval during self refresh mode depending on the
temperature of the low power SDRAM. This parameter must be set according to the SDRAM device specification.
After initialization, as soon as this field is modified and self refresh mode is activated, the Extended Mode Register of the
SDRAM device is accessed automatically and its TCSR parameter value is updated before entry in self refresh mode.
PASR: Partial Array Self Refresh (only for low power SDRAM)
This field is transmitted to the SDRAM during initialization to specify whether only one quarter, one half or all banks of the
SDRAM array are enabled. Disabled banks are not refreshed in self refresh mode. This parameter must be set according to the
SDRAM device specification.
After initialization, as soon as this field is modified and self refresh mode is activated, the Extended Mode Register of the
SDRAM device is accessed automatically and its PASR parameter value is updated before entry in self refresh mode.
31
30
29
28
27
26
25
24
-
---
--
23
22
21
20
19
18
17
16
-
---
--
15
14
13
12
11
10
9
8
--
TIMEOUT
DS
TCSR
76
543
21
0
-
PASR
-
LPCB
TIMEOUT
Time to Define when Low Power Mode Is Enabled
0
The SDRAMC activates the SDRAM low power mode immediately after the end of the last transfer.
1
The SDRAMC activates the SDRAM low power mode 64 clock cycles after the end of the last transfer.
2
The SDRAMC activates the SDRAM low power mode 128 clock cycles after the end of the last transfer.
3
Reserved.
相關(guān)PDF資料
PDF描述
MD80C52XXX-16/883D 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CDIP40
MD80C52TXXX-30P883 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CDIP40
MD80C32E-30SB 8-BIT, 30 MHz, MICROCONTROLLER, CDIP40
MV80C31-12R 8-BIT, 12 MHz, MICROCONTROLLER, PQFP44
MR80C32E-25SB 8-BIT, 25 MHz, MICROCONTROLLER, CQCC44
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MD80C86 制造商:INTERSIL 制造商全稱(chēng):Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor
MD80C862 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR
MD80C86-2 制造商:INTERSIL 制造商全稱(chēng):Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor
MD80C86-2/883 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk
MD80C86-2/B 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube
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