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參數(shù)資料
| 型號： | MD80C52XXX-12MQ |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 247/313頁 |
| 文件大?。?/td> | 4988K |
| 代理商： | MD80C52XXX-12MQ |
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39
32000D–04/2011
AVR32
5.2.2.1
TLB Entry Register High Part - TLBEHI
The contents of the TLBEHI and TLBELO registers is loaded into the TLB when the tlbw instruc-
tion is executed. The TLBEHI register consists of the following fields:
VPN - Virtual Page Number in the TLB entry. This field contains 22 bits, but the number of
bits used depends on the page size. A page size of 1 kB requires 22 bits, while larger page
sizes require fewer bits. When preparing to write an entry into the TLB, the virtual page
number of the entry to write should be written into VPN. When an MMU-related exception
has occurred, the virtual page number of the failing address is written to VPN by hardware.
V - Valid. Set if the TLB entry is valid, cleared otherwise. This bit is written to 0 by a reset. If
an access to a page which is marked as invalid is attempted, an TLB Miss exception is
raised. Valid is set automatically by hardware whenever an MMU exception occurs.
I - Instruction TLB. If set, the current TLBEHI and TLBELO entries should be written into the
Instruction TLB. If cleared, the Data or Unified TLB should be addressed. The I bit is set by
hardware when an MMU-related exception occurs, indicating whether the error occurred in
the ITLB or the UTLB/DTLB.
ASID - Application Space Identifier. The operating system allocates a unique ASID to each
process. This ASID is written into TLBEHI by the OS, and used in the TLB address match if
the MMU is running in Private Virtual Memory mode and the G bit of the TLB entry is cleared.
ASID is never changed by hardware.
5.2.2.2
TLB Entry Register Low Part - TLBELO
The contents of the TLBEHI and TLBELO registers is loaded into the TLB when the tlbw instruc-
tion is executed. None of the fields in TLBELO are altered by hardware. The TLBELO register
consists of the following fields:
PFN - Physical Frame Number to which the VPN is mapped. This field contains 22 bits, but
the number of bits used depends on the page size. A page size of 1 kB requires 22 bits, while
larger page sizes require fewer bits. When preparing to write an entry into the TLB, the
physical frame number of the entry to write should be written into PFN.
C - Cacheable. Set if the page is cacheable, cleared otherwise.
G - Global bit used in the address comparison in the TLB lookup. If the MMU is operating in
the Private Virtual Memory mode and the G bit is set, the ASID won’t be used in the TLB
lookup.
B - Bufferable. Set if the page is bufferable, cleared otherwise.
AP - Access permissions specifying the privilege requirements to access the page. The
following permissions can be set, see Table 5-2 on page 40.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MR80C52TXXX-16P883R | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MQ80C52CXXX-16/883D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C32-30/883D | 8-BIT, 30 MHz, MICROCONTROLLER, CQFP44 |
| MR80C32E-12SC | 8-BIT, 12 MHz, MICROCONTROLLER, CQCC44 |
| MD80C32-36SCD | 8-BIT, 36 MHz, MICROCONTROLLER, CDIP40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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